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看思維導圖：一文帶你學Verilog HDL語言變量名資料類型常量x和z值負數:實數順序塊并行塊宏定義 `define“檔案包含”處理`include時間尺度 `timescale條件編譯指令

[導讀] 基于FPGA的SOC在嵌入式系統應用越來越廣了，往往一個複雜系統使用一個單晶片基于FPGA的SOC就搞定了。比較流行的方案主要有Altera/xilinx兩家的方案。要用這樣的方案，首要需要掌握的是硬體描述語言。最為流行的硬體描述語言有兩種Verilog HDL/VHDL，均為IEEE标準。Verilog HDL具有C語言基礎就很容易上手，而VHDL語言則需要Ada程式設計基礎。另外Verilog HDL語言具有大量成熟的子產品，從某種角度說Verilog HDL更具生命力。

本文整理了一下Verilog HDL語言技術要點，并分享給大家。如發現有錯誤，歡迎留言指正。

Verilog HDL能幹啥？

Verilog HDL的特點：

可描述順序執行或并行執行的程式結構
用延遲表達式或事件表達式來明确地控制過程的啟動時間
通過指令的事件來觸發其他過程的激活行為或停止行為
提供了條件/循環等邏輯控制結構
提供了可帶參數且非零延續時間的任務程式機構
提供了用于建立表達式的算術運算符、邏輯運算符和位運算符
實作了完整的表示組合邏輯基本元件的原語
提供了雙向通路和電阻器的描述
可建立MOS器件的電荷分享和衰減模型
可通過結構性語句精确地建立信号模型

在學習Verilog HDL之前，先明确一下FPGA的設計抽象層次：

基本程式結構

module module_name(port_list)
    //聲明各種變量、信号
    reg  //寄存器
    wire //線網
    parameter //參數
    input  //輸入信号
    output //輸出信号
    inout  //輸入輸出信号
    function //函數
    task     //任務
    ....
        
    //程式代碼
    initial assignment
    always assignment
    module assignment
    gate   assignment
    UDP    assignment
    continous assignment
endmodule

啟示：描述的是子產品，其本質是數字電路：

組合邏輯電路子產品：組合邏輯電路的特點是輸入的變化直接反映了輸出的變化，其輸出的狀态僅取決于輸入的目前的狀态，與輸入、輸出的原始狀态無關。
時序邏輯電路子產品：時序電路具有記憶功能。時序電路的特點是：輸出不僅取決于當時的輸入值，而且還與電路過去的狀态有關。時序邏輯電路又稱時序電路,主要由存儲電路群組合邏輯電路兩部分組成。

資料類型及運算符

變量名

變量名類似C語言，以一組字母、數字、下劃線和$符号的組合，且首字元須為字母或者下劃線。如

input ctrl_1;

資料類型

将四種基本資料類型整理成一張導圖：

其中須注意的是，對于memory型存儲單元進行讀寫，須指定位址，如：

reg[15:0] addr; //定義addr為16位位寬的存儲器變量
addr = 1;       //ok

reg addr[15:0]; //定義addr為1位位寬的16個存儲器變量
addr    = 1;    //錯誤
addr[0] = 1;    //正确

//又如：
reg[15:0] addr[3:1]; //定義3個位寬為16位存儲器
addr[1] = 16'h0      //16'指定位寬，h 表示16進制，0
addr[2] = 16'b011    //b表示二進制

對于parameter變量的實用價值可讀性比較好了解，那麼可維護性怎麼展現呢？

熟悉C語言程式設計的，聯想一下宏，如果宏變了，有宏的地方全替換，這裡parameter變量作用類似，如：

module Decode(A,F); 
parameter  Width=1, Polarity=1; 
…………… 
endmodule 
module  Top; 
wire[3:0] A4; 
wire[4:0] A5; 
wire[15:0] F16; 
wire[31:0] F32; 
Decode  #(4,0)  D1(A4,F16); 
Decode  #(5)    D2(A5,F32); 
Endmodule

常量

parameter定義常量，那麼對于常數，整型常量即整常數有以下四種進制表示形式:

二進制整數(b或B)
十進制整數(d或D)
十六進制整數(h或H)
八進制整數(o或O)

數字表達方式有以下三種:

<位寬><進制><數字>這是一種全面的描述方式。
<進制><數字>在這種描述方式中,數字的位寬采用預設位寬(這由具體的機器系統決定,但至少32位)。
<數字>在這種描述方式中,采用預設進制十進制。

x和z值

在數字電路中,x代表不定值,z代表高阻值。不确定是啥？高阻又是啥？記住verilog描述的數字電路，那麼對于一個子產品的I/O就有可能是高阻，或者狀态不确定。

負數:

一個數字可以被定義為負數,隻需在位寬表達式前加一個減号,減号必須寫在數字定義表達式的最前面。注意減号不可以放在位寬和進制之間也不可以放在進制和具體的數之間。

-8'd7  //-号直接放在最前面
8'd-7  //這樣則不正确

實數

實數可用十進制方式表述或者科學計數法描述，如：

//十進制表示
1.0
20.234
//科學計數法表示
6e-4

子產品端口

input:子產品從外界讀取資料的接口，在子產品内可讀不可寫
output:子產品向外部輸出資料的接口，子產品内部可寫不可讀
inout：可讀寫資料，資料雙向流動。

學習硬體描述語言，一定要時刻記住，這是描述的是電路，風格類C，但不是C！

表達式及運算符

和C語言類似，運算符也有三種：

單目運算符(unary operator):可以帶一個操作數,操作數放在運算符的右邊。
二目運算符(binary operator):可以帶二個操作數,操作數放在運算符的兩邊。
三目運算符(ternary operator):可以帶三個操作,這三個操作數用三目運算符分隔開。

對于運算符，整理了一張導圖：

大部分與C語言類似，除了等式運算符、位拼接運算符、縮減運算符，這裡放點例子友善了解：

//縮減運算符
reg [3:0] B; 
reg C; 
C = &B; 
//相當于： 
C =( (B[0]&B[1]) & B[2] ) & B[3];

//位拼接運算符
{a,b[3:0],w,3’b101}
//相當于： 
{a,b[3],b[2],b[1],b[0],w,1’b1,1’b0,1’b1}

運算符優先級：

指派語句

非阻塞(Non_Blocking)指派方式，如 b <= a; 加粗是非阻塞的含義
- 塊結束後才完成指派操作。
- b的值并不是立刻就改變的。
- 這是一種比較常用的指派方法。
阻塞(Blocking)指派方式，如 b = a;
- 指派語句執行完後,塊才結束。
- b的值在指派語句執行完後立刻就改變的。
- 可能會産生意想不到的結果。

塊語句

塊語句有兩種，一種是begin_end語句，通常用來辨別順序執行的語句，用它來辨別的塊稱為順序塊。一種是 fork_join語句，通常用來辨別并行執行的語句，用它來辨別的塊稱為并行塊。

順序塊

塊内的語句是按順序執行的，即隻有上面一條語句執行完後下面的語句才能執行。
每條語句的延遲時間是相對于前一條語句的仿真時間而言的。
直到最後一條語句執行完，程式流程控制才跳出該語句塊。

begin 
    語句1; 
    語句2; 
    ...... 
    語句n; 
end

并行塊

塊内語句是同時執行的，即程式流程控制一進入到該并行塊，塊内語句則開始同時并行地執行。
塊内每條語句的延遲時間是相對于程式流程控制進入到塊内時的仿真時間的。
延遲時間是用來給指派語句提供執行時序的。
當按時間時序排序在最後的語句執行完後或一個disable語句執行時，程式流程控制跳出該程式塊。

fork 
    語句1; 
    語句2; 
    ....... 
    語句n; 
join

流控語句

流控語句風格與C語言類似，僅僅需要注意的有下面幾點：

if 語句别忘了考慮else的情況，如忘了處置則最終硬體會最終産生意想不到的後果
多條語句在條件内部需要用begin/end對包起來。
case語句與C語言也有default分支，實際使用注意處置default分支

結構說明語句

Verilog語言中的任何過程子產品都從屬于以下四種結構的說明語句：

initial說明語句：隻執行一次
always說明語句：是不斷地重複執行
task說明語句
function說明語句

對于task/function的不同點，使用時需要注意：

函數隻能與主子產品共用同一個仿真時間機關，而任務可以定義自己的仿真時間機關。函數的定義不能包含有任何的時間控制語句，即任何用＃、@、或wait來辨別的語句。
函數不能啟動任務，而任務能啟動其它任務和函數。
函數至少要有一個輸入變量，而任務可以沒有或有多個任何類型的變量。
函數傳回一個值，而任務則不傳回值。
函數的目的是通過傳回一個值來響應輸入信号的值。任務卻能支援多種目的，能計算多個結果值，這些結果值隻能通過被調用的任務的輸出或總線端口送出
在函數的定義中必須有一條指派語句給函數中的一個内部變量賦以函數的結果值，該内部變量具有和函數名相同的名字。

系統函數和任務

在Verilog HDL語言中每個系統函數和任務前面都用一個辨別符$來加以确認,有這些系統函數和任務。

rtoi, setup, skew, setuphold, strobe, time, timefoemat, width, write, $recovery,

按字面意思了解，需要用到時查詢手冊即可。

編譯預處理

宏定義 `define

用法：

`define 辨別符(宏名) 字元串(宏内容)

如：

//類似C宏替換
`define signal hello

與C語言宏類似，除了關鍵字不一樣，也支援嵌套。組成宏内容的字元串不能夠被以下的語句記号分隔開的，下面幾點需要注意：

注釋行
數字
字元串
确認符
關鍵詞
雙目和三目字元運算符

“檔案包含”處理`include

用法：`include “檔案名”

四點說明：

一個`include指令隻能指定一個被包含的檔案，如果要包含n個檔案，要用n個`include指令。注意下面的寫法是非法的`include"aaa.v""bbb.v"
`include指令可以出現在Verilog HDL源程式的任何地方，被包含檔案名可以是相對路徑名，也可以是絕對路徑名。例如：'include"parts/count.v"
可以将多個`include指令寫在一行，在`include指令行，隻可以出空格和注釋行。
如果檔案1包含檔案2，而檔案2要用到檔案3的内容，則可以在檔案1用兩個`include指令分别包含檔案2和檔案3，而且檔案3應出現在檔案2之前

時間尺度 `timescale

`timescale指令用來說明跟在該指令後的子產品的時間機關和時間精度。使用`timescale指令可以在同一個設計裡包含采用了不同的時間機關的子產品。用法：

`timescale<時間機關>/<時間精度>

//子產品中所有的時間值都表示是1ns的整數倍
//1ns/ps：1納秒/脈沖 
`timescale  1ns/1ps

注意：如果在同一個設計裡，多個子產品中用到的時間機關不同，需要用到以下的時間結構：

用`timescale指令來聲明本子產品中所用到的時間機關和時間精度。
用系統任務$printtimescale來輸出顯示一個子產品的時間機關和時間精度。
用系統函數和realtime及%t格式聲明來輸出顯示EDA工具記錄的時間資訊。

條件編譯指令

`ifdef、`else、`endif

這與C語言用法類似，這裡就不贅述了。

總結一下

Verilog HDL的文法與C語言的文法類似，但是一定要意識到Verilog HDL描述的是電路，光有代碼還不夠，器件可能運作的結果并不是代碼想要的效果。另外要注意了解并行的概念，這裡的并行是硬體在時鐘驅動真的同時按照所設計的邏輯運作。一些重要的概念：

阻塞〔Blocking〕和非阻塞〔Non-Blocking〕指派的不同
順序塊和并行塊的不同
塊與塊之間的并行執行的概念；
task和function的概念。

那麼最好的學習辦法是什麼呢？寫代碼、仿真、綜合、優化布局布線，挖坑、踩坑、填坑，在錯誤中總結，漸進明晰、不斷實踐總結。

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參考資料:

《夏宇聞-Verilog經典教程》，如需要本電子書，關注後發送Verilog，可領取pdf。

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