上一章我們學習了組合邏輯，采用各種各種的門電路以及多級門電路進行繼承封裝後可以得到很多中規模的內建器件。但是組合邏輯的特點是：目前試可的輸出值取決于目前時刻的輸入，與過去的狀态無關。他沒有儲存記憶的功能，是以隻依靠組合邏輯是不能解決所有的問題的。在這裡我舉個最簡單的例子，電視的遙控器每當按下一次，就會不斷的改變他的狀态，如果之前他是開機的狀态，就可以實作關機，如果之前是關機的狀态，就可以實作開機。也就是說他按下按鈕之後的輸出是和前一時刻的輸出是相關的，用組合邏輯是不可能實作的。我們需要一個器件來對電路狀态進行存儲。
鎖存器
SR鎖存器(或非門組成)
具有兩個輸入端口，分别是S和R,S是set端口，即置位；R是reset，即複位端口，并且同時能夠保持其狀态的電路結構叫做SR鎖存器。鎖存的意思是說能夠存儲資料并且在外部沒有輸入的時候可以保持穩定狀态。SR鎖存器可以接受輸入信号，并且根據輸入信号的指令取改變其輸出狀态，同時在沒有輸入信号的同時保持其狀态不變，存儲資料。
對于圖1來說，當vi1
SR鎖存器有一個限制條件，即S=1,R=1的時候，外部即要求這個電路複位，有要求這個電路置位，是以是不允許發生的，這是異常情況。
這裡要引入一個新變量，因為此時電路性能新的狀态是和現在的狀态有關，是以狀态既是輸入變量也是輸出變量，現在的狀态可以叫做現态Q,新的狀态叫次态，Q*.
SR鎖存器（與非門組成）
當SR鎖存器是與非門組成的時候，就是低電平有效，則輸入端S',R'不能同時位0，因為這樣無法确定。舉個例子：當Q=0時，S'R'分别時0，1，則Q*是1（置位）
觸發器
我們知道鎖存器是根據我們的輸入信号将輸出置為1或者0，沒有有效輸入的情況下字行保持穩定狀态，但是他的置1和置0是通過輸入信号直接完成的，也就是說隻要輸入端出出現一個有效的輸入信号，鎖存器就會立即讀取并儲存這個信号，這不是我們希望的，因為實際的電路時有延遲的。我們希望每個電路的動作按照一定高的順序，需要通過一個信号來控制我們的儲存器件進行存儲。當控制信号有效時，我們才允許儲存器件進行存儲，當控制信号無效的時候，保持其穩定狀态。這個i信号就是時鐘信号，也叫控制信号。
觸發器的特點：
在沒有有效輸入信号和觸發信号的時候，具有兩個自行保持的穩定狀态0/1；
在觸發信号的操作下，能夠讀取輸入即根據輸入信号将輸出置1或者置0；
觸發器和鎖存器的差別在于觸發器有一個控制信号，當控制信号有效的時候，才允許輸入信号有作用。
根據觸發的方式不同：分為：電平觸發，脈沖觸發，邊沿觸發。
根據邏輯功能的不同，可以分為：SR觸發器,JK觸發器，D觸發器，T觸發器。
電平觸發的觸發器
電平觸發指的是根據觸發信号的高低電平情況來控制電路是否置1還時置0。
電平觸發的SR觸發器
電平觸發的SR觸發器的特點是在SR鎖存器前面增了一個一級輸入控制門電路。當CLK為1的時候，電路和SR鎖存器一緻，當CLK是0的時候，輸入信号被屏蔽，電路不動作。這是高電平有效。這裡的1S和1R表示我的輸入和C1這個時鐘同步，這種也叫同步SR,同步SR都是電平觸發的。
同樣，當CLK=1,S=1,R=1的時候，會出現異常狀态。
相比于同步SR，還有異步SR，即相對于同步SR又增加了兩個異步輸入端口，這兩個端樓是不受觸發信号的控制的，可以立即将觸發器置1或者置0，一般異步輸入信号用下角标D來表示
電平觸發的D觸發器
為了可複觸發器i中的SR=0的這個限制條件，将R=S'，是以隻引出一個端口D，但是電路内部沒有被改變。仍然是電平觸發的方式。但是相比于SR觸發器，他不能使得SR=0,即他的輸出必須靠輸入來保持。
電平觸發器存在的問題
當觸發信号有效輸入的時候，輸出的狀态時鐘可能收到輸入的變化的影響，這意味着電平觸發的抗幹擾能力不強，很多時候我們不關心觸發信号的電平值，而是觸發信号是否有個變化量，因為變化量更加容易采樣。
脈沖觸發的SR觸發器
電路特點是又兩個時鐘信号互補的電平觸發的SR觸發器構成，一個是主觸發器，一個是從觸發器。是以也叫主從觸發器。當CLK=1期間，住觸發器接受輸入信号，輸出狀态收到SR的變化影響，而觸發器的中提輸出即從觸發器的輸出報道hi，因為從觸發器的時鐘信号無效。，當CLK=0的時候，住觸發器屏蔽信号，輸出狀态保持（這個保持指的是CLK從1到0前一瞬間的狀态）從除法器的時鐘信号有效，但是由于此時主觸發器已經被屏蔽，是以在一個時鐘信号周期内，整個觸發器的輸出狀态最多改變一次，且發生在CLK的下降沿。
對于脈沖觸發的觸發器，觸發信号用原變量并且沒有用小圓圈即表示輸出狀态變化發生在下降沿！！！！！！！！！！！！這是和邊沿觸發的觸發器的一大差別。
主從JK觸發器
為了解除SR觸發器的限制條件SR=0的限制，可以将Q通過回報引到R側的與非門輸入，Q'通過回報引回至S側的與非門輸入。這叫做JK觸發器。
我們知道，當J=0,K=0的時候，因為輸入時與非門，是以屏蔽了Q和Q‘D的回報值，即當回報至不存在，此時主出發器的狀态保持。
當J=1,K=0的時候，則觸發器置1;當J=0,K=1時，觸發器置0；當J=1,K=0時此時輸入端的兩個與非門置取決于Q和Q',：如果元狀态Q=0;則對于主觸發器來說S=1,R=0,是以置1；反之則置0，即J=I;K=1的時候觸發器發生翻轉
脈沖觸發的T觸發器
将JK觸發器的J和K并接子啊一起，即J=K呢麼就隻能實作JK觸發器中的J=0,K=0(保持)和j=1,k=1(翻轉)的功能。取單端輸入信号為T.
脈沖觸發器小結
脈沖觸發器的結構是兩個時鐘互補的電平觸發的觸發器，是以具有一次變化特性，三種脈沖觸發器具有一定的特點，但是他們的結構都是主從結構，差別在于JK觸發器在SR觸發器的基礎上存在交叉回報，允許輸入的置位和複位同時有效，對應的功能是翻轉，T觸發器是在JK觸發器的基礎上讓J=K；具有保持和翻轉的功能。
但是脈沖觸發的觸發器隻在脈沖信号的邊緣處産生，但是觸發器的次态不僅取決于邊沿外的輸入狀态，時鐘信号到達邊沿前的期間，輸入狀态的任何變化都會導緻主觸發器發生變化，進而在詩中信号邊沿将這個改變後的狀态傳遞給從觸發器（我們不希望的狀态），是以他的抗幹擾能力較差。
邊沿觸發的觸發器
邊沿觸發指的是在觸發信号的上升沿或者下降沿處，根據輸入信号的狀态觸發器進行動作，即觸發的條件不是高低電平而是高低電平的變化
雖然邊沿觸發和脈沖觸發方式的觸發器的動作都是在邊沿處發生，到那時他們兩個存在一個最大的不同，即脈沖觸發方式的輸出與邊沿到達之前的主觸發器狀态有關，在邊沿到達之前輸入的任何變化都會被電路記憶，是以影響主觸發器的狀态，進而影響最終的輸出狀态。
而對于邊沿觸發的方式來說，輸出狀态值取決于這一時刻的輸入狀态，和之前的狀态無關。
邊沿觸發的主從D觸發器
将主從SR觸發器結構中的兩個電平觸發的SR觸發器換成兩個電平觸發的D觸發器，就是可以構成邊沿觸發的主從D觸發器。
注意，觸發器中帶有“>”的标志就是表示邊沿觸發方式。
對于邊沿觸發來說，觸發信号用原變量，且沒有小圓圈的時候，表示輸出的狀态變化發生在上升沿，而用反變量，且帶有小圓圈是發生在下降沿。這點和脈沖觸發的方式是相反的。
對于此邊沿D觸發器，我們可以看到，直接找上升沿，D=1置1，D=0置0；
不同邏輯功能的觸發器
最後，讓我們根據邏輯功能的不同對觸發器進行分類。觸發器的邏輯功能是由于信号的輸入方式不同（單端輸入（D和T）和雙端輸入(SR和JK)）包括限制條件也可能不同，對應的在觸發器動作是輸入信号實作的功能也不一樣。
SR觸發器
在時鐘信号作用下（電平觸發，脈沖觸發，邊沿觸發）符合一下功能特性表的都是SR觸發器；SR觸發器具有保持，置1，置0的功能，存在限制條件按SR=0（即使用SR觸發器的場合要保證兩個輸入不能同時為1）。
JK觸發器
JK觸發器具有保持，置1，置0和翻轉的功能額，相比于SR觸發器，其允許置位端和複位端同時為1，對應的狀态是翻轉。
D觸發器
D觸發器是的單端輸入的觸發器，D觸發器隻有置1和置0的效果。
T觸發器
T觸發器是單端輸入的觸發器，T觸發器隻有保持和翻轉的功能。
總結
我們要知道，觸發器的電路結構，觸發方式以及邏輯功能上有密切的關系，比如：
同步SR結構對應電平觸發的方式；主從SR結構對應脈沖觸發的方式；主從D結構對應邊沿觸發的方式。也就是說，我們描述一個觸發器必須要結合兩個方面即觸發方式和邏輯功能。
觸發器的圖形小結
C1和1S,1R,1J,1K,1D,1T這類表示一起使用的時候叫同步辨別，即輸入信号要受到觸發信号的控制；沒有便函的SR代表異步置1或者異步置0，即無視時鐘，此時外部輸入的信号下标是D，如SD,RD等等。