Quartus報錯

quartus版本： Quartus Prime Standard Edition 18.1

1. Error (15465): WYSIWYG primitive “XXXTop:XXXTop_inst|adc_dac_top:adc_dac_inst|ad_fifo:ad_fifo_ADC_I|ad_fifo_fifo_181_hbp6cpq:fifo_0|dcfifo:dcfifo_component|dcfifo_ih62:auto_generated|altsyncram_cuc1:fifo_ram|ram_block5a6” has clk0 port that must be connected

   這是一個異步FIFO，給ad的，從仿真檔案建立工程的時候報的這個錯。看例化的接口沒有問題，但一直往上找，找到頂層的時候發現寫時鐘直接指派0。

經驗：與RAM相關的WYSIWYG primitive錯誤或者是警告，則是RAM的輸入端信号不通導緻。https://www.cnblogs.com/sunev/archive/2012/05/28/2521655.html

1. 在更新IP核，如14.1升18.1，更換器件，如從Stratix 到Arria 時，報錯，打開的tdf檔案中顯示的器件還是原來的器件，即使是重新生成IP也不能解決時，删掉工程檔案夾下的db和incremental_db檔案夾。