FPGA基礎篇：同步複位和異步複位的差別

含義：

同步複位 是指複位資訊隻有在時鐘上升沿到來時，才能有效，否則無法完成對系統的複位工作。

異步複位 是指無論時鐘沿是否到來，隻要複位信号有效，就對系統進行複位。

優缺點：

同步複位

process 
			begin 
			 wait until clk’event and clk=’1’; 
			  if rst=’1’ then 
 			  count<=(others=>’0’);
			  else 
 			  count<=count+1;
			 end if; 
		end process
		
           

優點

1. 有利于仿真器的仿真。
2. 可以使所設計的系統成為100%的同步時序電路，這便大大有利于時序分析，而且綜合出來的fmax一般較高。
3. 因為他隻有在時鐘有效電平到來時才有效，是以可以濾除高于時鐘頻率的毛刺。

缺點

1. 複位信号的有效時長必須大于時鐘周期，才能真正的被系統識别并完成複位任務，同時還要考慮諸如clk延時，組合邏輯路徑延時，複位延時等因素。

   2.由于大多數的邏輯器件的目标庫内的DFF都隻有異步複位端口，是以，倘若采用同步複位的話，綜合器就會在寄存器的資料輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。

異步複位

process(rst,clk) 
			begin 
			 if rst=’1’ then 
 			  count<=(others=>’0’);
			  elsif clk’event and clk=’1’ then 
			  count<=count+1;
			 end if; 
		end process;
           

優點

1. 大多數的邏輯器件的目标庫内的DFF都有異步複位端口，可以節省資源
2. 設計相對簡單
3. 異步複位信号識别友善，而且可以很友善的使用FPGA的全局複位端口

缺點

1. 在複位信号釋放（reset）的時候容易出現問題。具體就是說：倘若複位釋放時恰恰在時鐘有效沿附近，就很容易使寄存器輸出出現亞穩态，進而導緻亞穩态。
2. 複位信号容易受到毛刺的影響。

綜上所述，一般都推薦使用異步複位，同步釋放的方式，而且複位信号低電平有效。

至于異步複位，同步釋放方式的了解，大家看看這個貼應該會有些感覺。

轉：https://blog.csdn.net/frank_wff/article/details/43226507

第一篇，拜拜。