Clock gating 雜談 之 DFF + AND

本文僅以 active high clock gating cell 為讨論目标

常見的ICG 模型如下

Negative level sensitive latch + AND

module (
//input
input wire EN,
input wire D,
output wire gclk
);
reg GCLK;
always @(EN or D) begin
  if (~EN) 
      GCLK = D; //blocking assignment
end
assign gclk = GCLK & EN;
endmodule
           

事實上，Negative Edge triggered DFF + AND 也有等價的時序， 隻不過後者常常會多出一個rst_n pin

module icg_dff (//
input wire clk,
input wire rst_n,
input wire d,
output wire gclk
);

reg q;
always @(negedge clk or negedge rst_n) begin
    if (~rst_n) 
        q<= 1'b0;
    else 
        q<= d;
end

assign gclk = q&&clk;

endmodule
           

 從簡單的仿真結果來看，也能說明兩者功能上是相同的

//testbench

`timescale 1ns/1ps
module tb();
reg clk;
reg rstn;
reg enable;
initial begin
    clk = 0;
    rstn = 0;
    enable = 0;
    @(posedge clk);
    #0.05  rstn = 1;
    @(posedge clk);
    #1  enable = 1;
    repeat (5) @(posedge clk);
    @(posedge clk);
    #1  enable = 0;
    repeat (5) @(posedge clk);
    @(posedge clk);
    #1  enable = 1;
    @(posedge clk);
    #1  enable = 0;
  
    #50 $finish;
end
always #5 clk = ~clk;

icg_user icg_00 (//
                .EN(enable),
                .CLK(clk),
                .gclk(gclk));
                
icg_dff u_icg_dff (//
                .clk(clk),
                .rst_n(rstn),
                .d(enable),
                .gclk(gclk_dff)
                );
endmodule