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[原創]Cadence軟體使用記錄5_Allegro繪制PCB基礎PCB繪制步驟：

前期準備

  • 導入網表

    根據之前生成的netlist檔案，導入即可。可能會有出錯，多半是footprint設定不對，務必檢查仔細。

    但是，若PCB畫一半，原理圖有更新怎麼辦？沒關系，重新生成網表，Allegro重新導入網表（在“Place changed componet”點選“Always”。即可在不改變原有布局的同時更新網表）

  • 快捷鍵

    allegro可以自定義一些指令快捷鍵，這個得先說。

    方法：

    打開env檔案，

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    自己配置吧，比如我的：還不是很全，我也是剛入門。。。 
source $TELENV

funckey A 	mirror
funckey F9 	grid toggle
funckey F10 	zoom fit
funckey F11	zoom in
funckey F12	zoom out
funckey M 	move
funckey m 	move
funckey w 	add connect
funckey W 	add connect
funckey Del 	delete
funckey ' ' 	iangle 45
funckey ~M 	show measure
funckey ~S 	save
funckey ~Z 	undo

### User Preferences section
### This section is computer generated.
### Please do not modify to the end of the file.
### Place your hand edits above this section.
###
set padpath = $padpath D:/SoftWare/CadenceLib/abt/ D:/SoftWare/CadenceLib/others/Heijinlib/
set psmpath = $psmpath D:/SoftWare/CadenceLib/abt/ D:/SoftWare/CadenceLib/others/Heijinlib/

在哪裡檢視設定結果呢：

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彈出的對話框就是了。

PCB繪制步驟：

先給PCB圈塊地，也就是outline

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建議用指令行搞

x 0 0
   ix 30
   iy 30
   ix -30
   iy -30

30mmx30mm的闆子就定下來了

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覺得矩形鋒利？添加倒角，不需要你自己畫圓的

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依次點選需要倒角的兩根線，即可

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  • 添加route-keepin

    為防止制作PCB過程中或者V-VUT裁減過程中損害電子走線銅皮，需要在outline的範圍内縮20mil安全距離。這就是route keepin。方法如下：

    Edit->Z-COPY

    點選上一小節建立的outline外框，則自動生成keepin框

    (contract 内縮 expand 外擴)

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    如上圖黃線所示，内部元件請無視。。。
  • 放置元件
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    這麼多飛線看的頭大？
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    如果想再打開，如下操作就好了
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  • 設定DRC

    大小

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    填充顯示

    Setup—>User Preferences—>Display—>Visual，選擇display_drcfill

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    顔色DRC
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    從AD過來的人，還是喜歡青綠色報警

  • 互動設計

    在capture中開啟：

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    開啟互動設計後，原理圖選中的元件，将在PCB中高亮顯示

  • 對齊元件并均勻分布

    空白處右鍵，進入placement edit

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    選中需要對齊的元件，右鍵align components
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    此時，右側options會彈出菜單，點選equal spacing
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  • 設定電氣規則

    分層

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    類似AD，就不細說了，說一下：對于地平面和電源平面，應該是負片設計，是以要勾選Negative Artwork,然後就是一些闆厚的參數
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    設定限制

    CM圖示constraint manager

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    六個部分：

    electrical：設定電氣規則，如正常的等長組、差分對、走線實體長度等

    physical：設定實體規則，如設定走線線寬、查分對的對内線距等

    spacing：設定間距規則，如設定各對象之間的間距，兩兩組合的間距，比如過孔跟線，線跟焊盤等等

    same net spacing：設定相同網絡的間距規則

    properties：設定對象的屬性

    DRC：進行DRC設定

各自為政，互補幹涉，但是組内邏輯都是類似的。

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比如：我們可以先設定集合SET：default、diff100、power等等

然後分别設定集合的特性，所謂特性就是線寬最大最小，neck最大最小，可用的VIA封裝（插一句，neck是幹嘛的？neck一般要比line小一些。目的是在狹小空間走線時，line走不下，切換到neck模式下走，然後再恢複line）

這樣的話，我們在NET欄就能選擇某根線所屬集合了，集合就決定了屬性

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但是，我覺得我不想一個個設定電源走線，可以建個電源類，然後屬性指派想要的集合就行（赤果果的C++啊）

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注意這裡POWER類與集合POWER一點關系沒有，隻是名字都叫POWER

還有一個Region幹嘛的？

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就是設定一個region集合，該集合的屬性會屏蔽之前的屬性設定，或者說全局的屬性設定。效果就是在region内部，按region的規矩來，離開了就按正常的規矩來。是以就是上圖看到的樣子。

看看我是如何設定的：

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右鍵unnamed，create–>region，名字自定，填寫參數。儲存退出。

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畫幾何圖形，選擇constraint region，在assign to region下選擇剛剛定義的region，然後畫個框就行了。

[原創]Cadence軟體使用記錄5_Allegro繪制PCB基礎PCB繪制步驟：

最後的話

限制是為了更好的管理，cadence通過限制，更好的規範了工程師的行為，提高了效率。但是本篇介紹的CM，隻是皮毛，還有很多細節，寫不下了，先到這裡吧

Cadence ZYNQ Circuit專欄 ALLEGRO 快捷方式
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