[verilog讀書筆記]1.Verilog HDL數字設計

1.HDL(Hareware Description Language---硬體描述語言)的出現

出現的原因：

• 随着內建電路的發展，晶片上內建的邏輯門越來越多，設計過程也是以越來越複雜，是以設計者希望某些設計階段能夠自動完成。
• 也正是因為這種需要促進了電子設計自動化(Electronic Design Automation, EDA)

設計方法的總體概述：

• 設計者可以使用HDL在寄存器傳輸級(Register Transfer Level, RTL)對電路進行描述。在這種設計方法下，設計者隻需要說明資料(資訊)是如何在寄存器之間移動以及如何被處理的，而構成電路的邏輯門及其互相之間的連結資料由邏輯綜合工具自動從RTL描述中提取出來。
• 換句話說，設計者可以使用硬體描述語言來描述電路的功能和資料的流向，然後由邏輯綜合工具自動綜合出由邏輯門及其連接配接構成的電路結構細節。    

2.典型設計流程

3.HDL的意義

與傳統的基于電路原理圖的設計方法相比，使用HDL進行設計具有許多優點：

• 設計者可以在非常抽象的層次上對電路進行描述，可以在RTL級對電路進行描述而不必選擇特定的制造技術，邏輯綜合工具能夠将設計自動轉換為任意一種制造技術版圖。
• 設計者可以在設計周期的早期對電路的功能進行驗證，可以很容易地對RTL描述進行優化和修改，滿足電路功能的要求。
• 便于開發和修改