ESD（靜電釋放）下半部分
1、頂層（layout）設計角度
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以上就是一個最簡單的四端口模型電路，有電源VDD，有地VSS，有輸入input，有輸出output（上圖中沒有畫出，可以認為是兩個反相器的輸出）。
考慮到任意兩個PAD均有可能發生ESD狀況，是以，一定要注意layout布局。
第一：
ESD發生時，比如輸入PAD到VSS地，會形成一股很大的洩放電流，但是我們的不同metal層次，不同粗細，都影響着洩放電流的大小，比如metal1的10um,僅能走峰值電流100mA（資料純屬假設，僅作舉例），你的洩放電流是200mA，那你的晶片一打ESD，一股你的金屬連線承受不了的電流經過，那麼你的結局就是從晶片上看，你這片的金屬連線燒毀，ESD布局失敗。是以，所有的存在洩放電流支路的連線，都最好使用較粗的頂層metal連線，因為頂層metal連線的洩放電流能力最強。并且，ESD一定要盡量放在PAD旁邊，這樣可以做到最小的線路阻抗，最快的洩放電流路徑，以及省頂層metal的面積，對電路隻有好處沒有壞處，這是一個最基本的設計原則。
第二：
假設輸入PAD内部電路是一個栅極時，一定要注意一個ESD二級保護的問題，如上圖所示，圖中輸入隻有一個ESD到VSS的保護，很明顯是不夠的，我們還需要一個限流電阻外加一個二級ESD保護，這個問題具體後面會講解。
第三：
輸入到電源也需要有ESD保護，如上圖所示，假設輸入PAD為高，對電源VDD打ESD，那麼洩放電流路徑是先從下方的輸入ESD流到地，再從地流到電源到地的ESD，這裡面需要做到的是地足夠粗，否則無處宣洩的洩放電流首先會把地線燒斷，其次有可能燒毀内部地到電源之間的電路。
第四：
做高速接口電路時，一定要關注接口處ESD帶來的寄生電容對信号delay的影響，選取ESD更為關鍵和謹慎。
第五：
不要增加mask，因為有時候針對同一套mask而言，做出來的ESD的性能可能不是太好，好的ESD可能需要其他mask，但這明顯是不經濟的，畢竟一層mask真的很貴。
第六：
要注意latchup的影響，latchup後面會有專門章節來講，它和ESD是可靠性的兩大主要内容。
第七：
适當運用功率管自保護可以減少外部ESD的面積，進而節省整體的面積。
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2、 底層設計
首先，我們來看看哪些器件能夠作為或者幫助ESD的使用？
第一：電阻
電阻本身不是一個ESD器件，但是電阻能夠幫助ESD器件完成一些特定的功能。**電阻具有限流的作用，**合理放置能夠提高一些電路的ESD保護能力。電阻是一個最最簡單的器件，但是在ESD保護中，我們經常能看到它的身影。例如I/O腳内部電路是MOS的栅極，我們就需要放置一個幾K的電阻，它的好處就是當端口ESD能量很大時，能夠限流降壓。先解釋一下我們為什麼内部是栅極的I/O需要二級ESD保護，**因為栅極是一個遠比源漏或者其他端口更敏感的位置，它的栅氧化層很容易被擊穿，**是以我們需要第一個ESD器件，也就是下圖中左邊的ESD首先進行洩放掉一部分的能量，能量減弱後經過一個限流電阻R，導緻往内部的電流不會太大，如果有大電流的話，R也可以吃掉很大的壓降，剩餘的能量就通過右邊的ESD洩放掉。這是針對有栅極的I/O的處理方法，當然如果你說其他I/O能不能用，當然能了，double protect誰不喜歡，但問題是這會帶來面積問題，畢竟一個ESD可是占了不少面積的。秉承電阻限流，吃電壓的特性，還有一些情況，比如内部某些支路的耐壓能力不夠時，但是該支路的ESDtrigger電壓卻較高，那麼我們也可以使用一些電阻去完成增加耐壓的使命，前提是不要影響電路的正常工作，這當然是一些粗糙的使用方法了，一般改版電路沒有其他選擇時會這麼做。是以，總結一下，電阻不僅可以作為一個限流器件，也可以作為一個增加耐壓的器件。
第二：PN結
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二極管其實本質上就是一個最簡單的ESD器件。正向時，I與V呈e的指數倍關系，**反向時，存在一定的反向電流，但是當反向電壓到達一定電壓時，會形成雪崩擊穿和齊納擊穿，短暫的時間産生較大的電流。**這裡面有有一個ESD的重要特性，**短暫的時間洩放大量（能量）電流！**PN結反向擊穿特性是所有ESD器件的必備特性！
為了友善我們後面關于BJT，CMOS等ESD器件的了解，我們統一将擊穿特性放在I/V曲線的第一象限，是以PN結的擊穿特性如下圖所示：
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假設I/O對GND打正電壓，當I/O的能量到達一定程度時，**形成雪崩擊穿，電流急劇上升，能量從二極管到地釋放掉，**這種基礎ESD放電模型是對ESD最簡單最完美的诠釋。假如I/O對GND打負電壓，那正好，利用了二極管正向放電原理，自然就把能量洩放掉了。
那麼在實際電路中我們要考慮到哪些其他因素呢？注意這個問題，這是以後講其他ESD器件也必須要遵循的。
第一，不要影響到電路的正常工作，假設電路的正常工作電壓是3V，那麼我們的二極管的擊穿電壓一定要比3V大，否則你沒打ESD，我就擊穿洩放能量了，這還怎麼能正常工作呢？
第二，**往電路内部的器件的耐壓一定要耐得住這個ESD的擊穿電壓，**假設内部電路的器件全是VDS最大5V的器件，如果我擊穿電壓是6V，那麼還沒等到我洩放能量呢，你内部管子全打壞了，是以這也不行。
第三，我當然希望瞬間釋放的能量越快越好，即希望擊穿曲線越垂直于橫坐标越好，但是受到二極管的寄生的RES的影響，我們的實際曲線通常是斜着往上的，那麼意味着我們的管子洩放能量有一定的限制，是否需要多放幾個并聯的管子共同洩放能量，你也可以認為并聯減少電阻，這無疑會造成面積的增加，最後權衡利弊，你可以得出一個你能想要的二極管的尺寸。
如果對于任何一個端口來說，他都能滿足上面的三個要求，且尺寸合适，那麼二極管就是最完美的ESD器件！其他的ESD器件看都不用看了，但是現實就是這麼的殘酷，針對一套固定的工藝，他的各種摻雜都要優先考慮普通MOS或者BJT的特性，是以遵循MOS或者BJT摻雜等特性做出來的PN結波形簡直不能看，幾乎不可能同時滿足上面的三個要求。是以，很少單純用PN結去做ESD器件。
第三：MOS管
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該方法如上圖所示，漏極N，襯底P，源極N，寄生NPN。當漏極有一個較大的能量時，會形成一個較強的電場，對于漏極和襯底之間的反向PN結來說，**電場到達一定強度時，會發生雪崩擊穿（此時drain電壓稱之為trigger電壓），擊穿後會有電流将襯底電壓擡起到一個PN結正向導通電壓，随即寄生NPN進入線性放大區，大量的電流從寄生NPN導到地，漏極電壓下降，這就是snackback折返ESD的過程。**折返到最低的漏極電壓，稱之為holding電壓。此後，随着電流的增加，漏極電壓會繼續上升，直到發生二次擊穿，熱擊穿。
明白了方法之後，我們再來看柯老師的一句話：在輸出PAD，其輸出級大尺寸的PMOS及NMOS元件本身便可當做ESD防謢元件來用，但是其佈局方式必須遵守Design Rules中有關ESD佈局方面的規定！
這裡面有個資訊，輸出極大尺寸的管子本身可以作為ESD防護使用，這是為什麼呢？回答這個問題之前，先引出GCNMOS的ESD。
3.1 GCNMOS
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**GCNMOS就是在gate和drain之間加一個MOS電容，當漏級有一個較大的能量時，會通過Cout将gate給couple起來，這個時候溝道會通過一個較小的電流I1，該NMOS會弱導通，注意如果gate大于Vth的話，NMOS完全導通的話，管子往往承受不了太大的溝道電流，有可能造成燒毀。當gate被couple起來後，襯底中的電子會往溝道方向移動，會形成一個較小的從溝道往P的電流I2，進而導緻需要達到觸發電壓的雪崩電流I3的減少，即更小的trigger電壓即可觸發寄生BJT，完成保護。是以相對GGNMOS來講，GCNMOS的觸發電壓更小，并且另一個優點是，由于gate被couple，有了一個RC的delay，寄生BJT能夠更均勻的開啟，GGNMOS的基極電阻的差異，通常不能均勻開啟；GCNMOS的W需要更大，才能幫助洩放弱導通時産生的熱量，否則容易燒毀，也就是扛不住。**這種情況下的GCNMOS是一個典型的擊穿型ESD，利用的就是寄生BJT的洩放能力。
講完這些，大家疑問道，這和大尺寸的NMOS自身（寄生電容大）就能當做ESD使用有什麼關系呢？大尺寸的管子的CGD相對較大，這樣看它不也是一個GCNMOS嗎？且其W足夠大能承受得了管子開啟帶來的熱量，針對幾萬尺寸W的功率管而言，它能夠自保護的主要原因通常是它能夠承受gate開啟後洩放的ESD能量。這一點和PIN腳處單獨做的GCNMOS不一樣，那種情況下GCNMOS是盡量不要開啟以保護管子，本質上還是BJT洩放能量。而功率管形成的GCNMOS本身就是靠自己溝道電流洩放能量，是以有的人也稱這種為導通型的ESD。以上是筆者自己的看法，如有謬誤，請指出。
下面補一張寄生BJT洩放能量的波形圖，以助大家更友善地了解。
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3.2 GGNMOS
GGNMOS（上圖就是GGNMOS）洩放能量的方式也是使用寄生BJT，是以他的波形圖也如上上圖中一樣。
但是由于我們通常會考慮到ESD能力的問題，會把GGNMOS的漏極拉寬，這個的好處是可以增加漏極的一些阻抗，能夠起到一些限流的作用，它的cross section的寄生圖我覺得如下圖所示：
拉寬drain可以增加RD，電阻上面已經說了，可以限流和吃電壓，因為在寄生的三極管開之前，這個RD是沒有電流的，隻有發生雪崩擊穿後才會有電流，是以拉寬drain對IV曲線的snack back來講是沒有影響的，但是他會對随後的I/V曲線産生影響，如下圖所示：
藍色的實線是沒有拉寬drain的波形，黑色的實線是拉寬的drain波形，針對A和B點來講，同一個V電壓，藍色的電流顯然更高，是以藍色的曲線顯然更容易進入到熱擊穿進而損毀，從這裡可以很明顯看出電阻的限流作用；針對C和B點來講，**同一個I電流，黑色曲線需要更高的電壓才會發生擊穿，從這裡可以看出電阻的吃電壓作用，**這個電阻相當于幫忙吃掉了一部分電壓，需要更高的電壓才可以損毀ESD。
說到這裡，不得不提一下Silicided diffusion技術，他的主要目的**在降低MOS元件在源級與漏極的串聯雜散電阻Rd及Rs，主要驅動力是為了更高速的電路服務的，**隻有隻寫寄生的電阻越小，MOS的速度才能提上來，是以在0.35um以下的工藝裡面，salicided的技術還是比較普遍的，但是，好巧不巧，你減少這些串聯的電阻剛好與我們的ESD的要求不符，如上圖中解釋，是以又特地為了提高ESD能力，做了一些silicided diffusion block的區域來保證其ESD能力。
[外鍊圖檔轉存失敗,源站可能有防盜鍊機制,建議将圖檔儲存下來直接上傳(img-BbTjm3zF-1601649828391)(https://i.loli.net/2020/10/02/uQCFKheGj4SAZcI.png)]
第四：SCR
SCR結構的ESD的holding點比較低，trigger點比較高，是以不适合作為power腳接口的ESD。SCR的ESD通常是和二級ESD保護一起配合使用保護I/O腳。SCR也有自己的優點，比如說面積小，因為他不需要像高壓ESD把漏極拉寬（SAB）來增加漏端阻抗。
總結：
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我覺得最完美的ESD的曲線莫過于下面這章圖，隻有trigger點，一旦trigger，電流快速上升，完美放電，trigger電壓隻要略高于端口正常工作的最高電壓即可。
但是這種ESD也有其缺點，就是在測試的時候如果端口正常工作電壓較高，那麼勢必會造成其Power過大，很可能在較低電壓ESD測試過程中就會失效燒掉。是以，snackback的ESD這個時候就可以發揮作用了，它能夠把電壓拉到一個較低點，這種Power不會導緻晶片燒毀等。
是以，對于端口正常工作電壓較低且易受幹擾時，我們可以盡可能适配上圖類型的ESD（盡管這種ESD僅存在于理想之中），電壓較高時，如有必要，可以使用snackback類型的ESD。