對于學習FPGA的初學者而言，使用Altera公司晶片的開發闆價格較為便宜，參考的資料也多，而與之配套的就是Quartus II開發軟體。小白自己使用的就是Quartus II 13.1版本，下面用一個計數器的verilog代碼為例，簡述一下Quartus II的入門級使用和調用Modelsim仿真的方法。
1：首先養成一個良好的習慣，在做工程前建立一個良好的工程文檔（目的是讓你自己可以找到該工程！！！）。本次工程文檔命名cnt，小白呢，喜歡将工程文檔内部分為以下四個文檔：doc（放檔案資料）,par（放Quartus II所建立的工程）,rtl（放代碼）,sim（仿真的東西）。
如果不會的話，可以參照小白的檔案進行建立。
2：在Quartus II中建立工程。步驟如下：
2-1：打開Quartus II,界面如下：
2-2：直接點選2-1圖中的New Project,點完後出現以下界面：
這個界面不用管，直接點選 Next !!!
2-3：點選Next後，出現以下界面：
第一欄為工程放哪？選擇1中路徑，注意路徑中不能出現中文！！！
第二欄為工程名？與1中建立的工程名保持一緻，本次工程名為cnt。
第三欄為頂層名？對于小白來說，一般與第二欄保持一緻。
2-4：輸入完後，點選Next，出現以下界面：這個是添加設計代碼的地方，不用管它，直接點選Next。
2-5:點選Next 後，出現以下界面：
這個界面針對的是有開發闆的同學，注意一定要是Altera公司生産的晶片，可以去參考開發闆手冊，了解晶片的型号！！！小白推薦了解了型号之後，直接搜尋型号！！！
如果沒有開發闆的同學，直接點選Next。
2-6:點選Next 後，出現以下界面：
因為要調用modelsim仿真，是以這裡就選擇modelsim，語言的話，小白使用的是verilog語言，是以這裡選擇verilog。然後點選Next。
2-7：點選Next後，會出現以下界面：
這個界面就是一個你的所選清單，不用管他，直接點選Finish。
2-8：這時會出現以下界面：
不要慌，看下一步！！！
2-9：點選File-New後，選擇verilog HDL。至此所有前期工作已經完成，下面來編寫本次cnt的verilog代碼。
3：現在來編寫verilog代碼。（剛入門的同學可以去找找一些工程敲一敲代碼來練一練），大家也可以使用本次計數器的工程，本次是一個四位的計數器，是以最大計數值是15，是以計數器記到15，計數器清零，否則計數器加1.。代碼如下：
module cnt(
clk ,
rst ,
cnt
);
input clk ;
input rst ;
output reg [3:0] cnt ;
[email protected](posedge clk or negedge rst)
begin
if (!rst)
cnt <= 0;
else if (cnt == 4'd15)
cnt <= 0;
else
cnt <= cnt + 1'b1;
end
endmodule
為了防止同學們看不清代碼，将代碼附在此，小白還是希望同學門去敲一敲代碼。
3-1：點選儲存後，将代碼儲存在rtl中。
3-2：儲存完後，開始編譯：
3-3：下面給出編譯後的界面：
4：上面就是verilog代碼的編譯過程，對于代碼設計而言，仿真是極其重要的，下面就介紹如何在Quartus中生成仿真測試檔案的模闆？如何調用Modelsim進行仿真？如何看波形？