第一幕：NAND基礎背景
NAND根據cell包含bit的數目分為SLC、MLC、TLC，
NAND裡面所有cell的狀态采用VT分布圖展示，如下圖，
SLC包含1 bit,有1,0兩個狀态，
MLC包含2 bit,有11,10,00,01四個狀态，
TLC包含3 bit,有111,011,001,101,100,000,010,110八個狀态。
注：橫坐标：NAND cell的門檻值電壓Vt; 縱坐标：每一個Vt對應的bit數目。
介紹完NAND cell的狀态，再來show一下NAND的基本操作(以最簡單的SLC為例)。
讀(Read)：
如上圖所示，這是對單一cell進行read的基本操作。 在控制栅極（CG, 也是WL）加上0V的電壓，源極（Source)端加上0V以及漏極（Drain, 也是BL)加上1V，然後通過源極與漏極之間電流Icell的大小來判斷cell的狀态（0或者1）。
A點的狀态代表存在Icell，是以Cell處于“開态”（ON），稱為Erased；
B點的狀态代表不存在Icell或者Icell很小且可忽略，是以Cell處于“關态”（OFF），稱為Programmed。
如果對NAND cell陣列操作，原理圖如下：
在需要read的target Page的WL上面加一個R1（一個較小的電壓），其他WL的加VpassR, BL方向加1V,
如果Cell C處于Erased, 對應BL的Sense電路會感應到有電流；
如果Cell C處于Programmed, 對應BL的Sense電路不會感應到有電流。
寫(Program):
在控制栅CG加上一個高壓20V，基底接0V, 由于電場的存在以及隧穿效應，電子會被俘獲在浮栅FG，也就完成了單個Cell的Program操作。
Program之後cell的狀态為“0”。
擦除(Erase):
在控制栅CG接0V，基底加上一個高壓20V, 由于電場的存在以及隧穿效應，電子逃離浮栅FG，也就完成了單個Cell的Erase操作。
Erase之後cell的狀态為“1”。
需要注意的是，Read、Program都是以Page為最小基本操作機關，而Erase以Block為最小基本操作機關。
第二幕：NAND可靠性概覽
對NAND可靠性影響很大的效應主要有：Read disturb，Program disturb，P/E Endurance以及Data Retention。
1. Read Disturb
我們在第一幕介紹Read操作的時候提到，Read過程中，需要在Non-Target WL上加一個VpassR, 如果對一個Block裡面的Page連續Read很多次的話，就相當于在某一WL一直會有VpassR的Stress。
如下圖，Cell D 由于VpassR長時間的Stress, 會引起浮栅FG弱的電子注入，因為Read disturb主要影響Erased狀态的cell，進而表現在Vt圖中L0向右飄移。
在SSD中，針對Read disturb有優化措施，就是盡量避免持續讀同一Block的Page，如果在進行了長時間的讀操作之後，會加入Erase/Program操作，減小Read stress。
提一下SILC效應：
SILC(Stress Induced Leakage Current)是壓力誘導漏電流，由于Stress的影響，在Gate氧化層做成缺陷，缺陷會俘獲電子。
2. Program Disturb
在Program時，需要在WL加一個高壓20V左右，由于高壓的存在會造成其他BL上電子隧穿進入浮栅，再加上由于缺陷引起漏電以及GIDL效應的存在，最後的結果就是Program cell周圍的Cell的Vt會向右偏移。
這裡簡單說一下GIDL效應：
GIDL(gated-induce drain leakage) 是指栅誘導漏極洩漏電流，當栅漏交疊區處栅漏電壓 VDG很大時，交疊區界面附近矽中電子在價帶和導帶之間發生帶帶隧穿形成電流，我們把這種電流稱之為 GIDL 隧穿電流。随着栅氧化層越來越薄，GIDL 隧穿電流急劇增加。
3. P/E Endurance
評判一顆NAND的壽命，P/E cycle是一個關鍵參數。在不斷寫入與擦除的過程中，器件的氧化層會慢慢變薄，電子的隧穿效應會更容易，最後造成的現象就是VT向右偏移。
4. Data Retention
在NAND經曆一段高溫測試之後，電子會逃離浮栅，造成Vt向左偏移。在加上SILC的影響，Vt出現偏移。
【結論】總結一下這幾種效應的VT分布圖，如下：
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