靠玩遊戲來學習建構電路架

随着摩爾定律變慢，開發其他技術來提高晶片性能變得愈發重要。

設計更小、更快、功耗更低的算術電路，就是其中的方式之一。

基于這樣的背景，研究人員提出了PrefixRL——用深度強化學習優化并行字首電路。

據研究人員介紹，他們不僅證明了AI可以從頭開始設計電路，而且比EDA工具設計得更小、更快。

最新英偉達Hopper架構就擁有13000個AI設計電路的執行個體。

來具體看看這項研究。

本文主要研究了一種流行的并行字首電路，着重讨論了電路的兩大特性：電路面積和延遲。

已有的優化基本思路，是使用電路發生器将字首圖形轉換為帶有導線和邏輯門的電路，再用實體綜合工具進一步優化。

他們将算術電路設計看作是一個強化學習任務，訓練一個agent來優化兩大特性。

對于字首電路，還設計了一個環境。

在這個環境中agent玩建構電路架構（字首圖形）的遊戲，可以從中添加or删除節點，會因為電路面積最小化和低延遲而獲得獎勵。

研究人員使用Q-Learning算法來訓練agent。

首先将字首圖表示成網格，網格中的每個元素都映射到電路中的節點。

輸入和輸出均為網格，隻不過輸入網格中的每個元素表示節點是否存在，輸出每個元素則表示用于添加或删除節點的Q值。

在實際訓練中，PrefixRL是一項計算要求很高的任務：實體模拟每個GPU需要256個CPU，訓練64b用例花費超32000個GPU小時。

為此，研究人員還開發了個分布式強化學習訓練平台Raptor。

結果顯示，在相同延遲、效能下PrefixRL加法器面積比EDA工具加法器面積減少了25%。

研究團隊

本次研究來自英偉達應用深度學習研究小組。

他們希望這個方法有希望讓AI應用到實際電路設計問題當中去。

近年來，AI設計晶片這件事兒很多科技公司都已經在展開。

最典型如谷歌，去年6月在Nature上發表了一篇文章：A graph placement methodology for fast chip design。

文中表示，AI能在6個小時内生成晶片設計圖，而且比人類設計得更好。

還有像三星、新思、cadence等企業也都有相應的解決方案。

前陣子在英偉達GTC大會上，首席科學家、計算機架構大師Bill Dally就分享了AI在晶片設計上的幾種應用。

包括預測電壓降、預測寄生參數、布局布線、自動化标準單元遷移。

不過，即便進展頻頻，也有不少質疑的聲音出現，比如，設計能力跟人類比還差點。

對于AI設計晶片這事兒，你怎麼看？

參考連結：

[1]https://developer.nvidia.com/blog/designing-arithmetic-circuits-with-deep-reinforcement-learning/

[2]https://arxiv.org/pdf/2205.07000.pdf

[3]https://twitter.com/rjrshr/status/1545446397759016962

[4]https://www.hpcwire.com/2022/04/18/nvidia-rd-chief-on-how-ai-is-improving-chip-design/

— 完 —

量子位 QbitAI · 頭條号簽約

關注我們，第一時間獲知前沿科技動态