近日，國家知識産權專利局披露了華為于2019年遞交申請的，名為“晶片堆疊封裝結構及其封裝方法、電子裝置”的專利。
根據摘要描述，一種晶片堆疊封裝結構(100)及其封裝方法、電子裝置(1)，涉及電子技術領域，用于解決如何将多個副晶片堆疊單元(30)可靠的鍵合在同一主晶片堆疊單元(10)上的問題。晶片堆疊封裝結構(100)，包括:主晶片堆疊單元(10)，具有位于第一表面上的絕緣且間隔設定的多個主管腳(11)；第一鍵合層(20)，設定于第一表面上；第一鍵合層(20)包括絕緣且間隔設定的多個鍵合元件(21)；多個鍵合元件(21)中的每個包括至少一個鍵合部(211)，任意兩個鍵合部(211)絕緣設定，且任意兩個鍵合部(211)的橫截面積相同；多個鍵合元件(21)分别與多個主管腳(11)鍵合；多個副晶片堆疊單元(30)，設定于第一鍵合層(20)遠離主晶片堆疊單元(10)一側的表面；副晶片堆疊單元(30)具有絕緣且間隔設定的多個微凸點(31)；多個微凸點(31)中的每個與多個鍵合元件(21)中的一個鍵合。
衆所周知，近年來，因為晶片微縮的限制，行業轉向晶片封裝尋找晶片性能的提升辦法。
在日前的分析師大會上，華為常務董事、ICT基礎設施業務管理委員會主任汪濤也指出，華為正嘗試用堆疊晶片的相關技術，用不那麼先進的晶片工藝也可以讓華為的産品更有競争力。華為目前在晶片3D封裝方面有了專利積累，有信心拿出更多解決方案和領先産品。
“華為在（封裝）這方面有多年的積累，我們基于晶片3D堆疊、3D封裝或者稱之為chiplet技術，來實作在制程相對可能不是那麼最領先的情況下做出最領先的晶片或者系統。當然，我們積累的技術和創新手段還有很多，是以我們有信心一直提供領先的産品和方案來服務于我們的客戶和合作夥伴。”汪濤在後續回答記者問題的時候表示。
而事實上，在不久之前，華為也的确披露了另一個封裝專利。
華為3D晶片堆疊專利解讀
據報道，華為已開發了（并申請了專利）一種晶片堆疊工藝，該工藝有望比現有的晶片堆疊方法便宜得多。該技術将幫助華為繼續使用較老的成熟工藝技術開發更快的晶片。
唯一的問題是華為是否真的可以利用其創新，因為沒有美國政府的出口許可證，代工廠無法為該公司生産晶片。但至少華為自己當然相信它可以，特别是考慮到這項技術可以為基于不受美國如此嚴厲限制的舊節點的晶片提供性能提升。
保持競争力的一種方式
我們将在下面詳細介紹這項新技術，但重要的是要了解華為為什麼要開發這項新技術。
由于美國政府将華為及其晶片設計子公司海思列入黑名單，現在要求所有制造晶片的公司申請出口許可證，因為所有半導體生産都涉及美國開發的技術，華為無法進入任何先進節點（例如台積電的N5)，是以必須依賴成熟的工藝技術。
為此，華為前任總裁郭平表示，創新的晶片封裝和小晶片互連技術，尤其是 3D 堆疊，是公司在其 SoC 中投入更多半導體并獲得競争力所需性能的一種方式。是以，該公司投資于專有的封裝和互連方法（例如其獲得專利的方法）是非常有意義的。
“以 3D 混合鍵合技術為代表的微納米技術将成為擴充摩爾定律的主要手段，”郭說。
華為高層表示，由于現代領先的制程技術進展相對緩慢，2.5D或3D封裝的多晶片設計是晶片設計人員不斷在産品中投入更多半導體，以滿足他們客戶在新功能和性能的預期，這也成為了産業界采用的一個普遍方式。是以，華為前董事長強調，華為将繼續投資于内部設計的面積增強和堆疊技術。
華為在新聞釋出會上公開發表的聲明清楚地表明，公司旨在為其即将推出的産品使用其混合無 TSV 3D 堆疊方法（或者可能是類似且更主流的方法）。主要問題是該方法是否需要美國政府可能認為最先進且不授予出口許可證的任何工具或技術（畢竟，大多數晶圓廠工具使用源自美國的技術）。也就是說，我們是否會看到一家代工廠使用華為的專利方法為華為制造 3D 小晶片封裝，這還有待觀察。但至少華為擁有一項獨特的廉價 3D 堆疊技術，即使無法使用最新節點，也可以幫助其保持競争力。
無過孔堆疊
創新的晶片封裝和多晶片互連技術将在未來幾年成為領先處理器的關鍵，是以所有主要晶片開發商和制造商現在都擁有自己專有的晶片封裝和互連方法。
晶片制造商通常使用兩種封裝和互連方法：2.5D 封裝為彼此相鄰的小晶片實作高密度/高帶寬的封裝内互連，3D 封裝通過将不同的小晶片堆疊在一起使處理器更小. 然而，3D 封裝通常需要相當複雜的布線，因為小晶片需要通信并且必須使用 TSV 提供電力。
雖然 TSV 已在晶片制造中使用了十多年，但它們增加了封裝過程的複雜性和成本，是以華為決定發明一種不使用 TSV 的替代解決方案。華為專家設計的本質上是 2.5D 和 3D 堆疊的混合體，因為兩個小晶片在封裝内互相重疊，節省空間，但不像經典 3D 封裝那樣完全疊放。
重疊的 3D 堆疊
華為的方法使用小晶片的重疊部分來建立邏輯互連。同時，兩個或更多小晶片仍然有自己的電力傳輸引腳，使用各種方法連接配接到自己的再配置設定層 (RDL)。但是，雖然華為的專利技術避免使用 TSV，但實施起來并不容易且便宜。
（圖檔來源：華為）
華為的流程涉及在連接配接到另一個（或其他）之前将其中一個小晶片倒置。它還需要建構至少兩個重新配置設定層來提供電力（例如，兩個小晶片意味着兩個 RDL，三個小晶片仍然可以使用兩個 RDL，是以四個，請參閱文章末尾的專利文檔以了解詳細資訊），這并不是特别便宜，因為它增加了幾個額外的工藝步驟。好消息是其中一個晶片的再配置設定層可以用來連接配接記憶體等東西，進而節省空間。
事實上，華為的混合 3D 堆疊方式可以說比其他公司傳統的 2.5D 和 3D 封裝技術更通用。例如，很難将兩個或三個耗電且熱的邏輯裸片堆疊在一起，因為冷卻這樣的堆棧将非常複雜（這最終可能意味着對時鐘和性能的妥協）。華為的方法增加了堆棧的表面尺寸，進而簡化了冷卻。同時，堆棧仍然小于 2.5D 封裝，這對于智能手機、筆記本電腦或平闆電腦等移動應用程式很重要。
從産業來看，其他半導體合同制造商（台積電、GlobalFoundries）、內建設計制造商（英特爾、三星），甚至可以使用領先的晶圓廠工具和工藝技術的無晶圓廠晶片開發商（AMD）也開發了自己的 2.5D 和 3D 小晶片堆疊和互連方法為他們的客戶或他們未來的産品提供服務。是以，華為隻是順勢而為。