根據咨詢機構Yole Developpement資料，2021年半導體廠商在先進封裝領域的資本支出約為119億美元。
該機構表示，2021年先進封裝市場體量約為27.4億美元，同時預測該市場到2027年将實作19%的複合年化增長率，屆時先進封裝市場體量将達到每年78.7億美元。
根據該機構統計，2021年，英特爾投入35億美元支援其先進封裝技術Foveros和EMIB發展。
其他主要參與者包括在該領域投入30.5億美元的台積電，以及投入20億美元的日月光。日月光憑借其FoCoS産品，是目前唯一具有超高密度扇出解決方案的OSAT。
（圖自英特爾）
本文由半導體産業縱橫編譯自semianalysis
先進封裝存在于成本和吞吐量與性能和密度的連續統一體上。在本系列的第一部分（超詳細解讀先進封裝），我們談到了對先進封裝的需求。盡管對先進封裝的需求顯而易見，但來自英特爾（EMIB、Foveros、Foveros Omni、Foveros Direct）、台積電（InFO-OS、InFO-LSI、InFO-SOW、InFO-SoIS, CoWoS-S, CoWoS-R, CoWoS-L, SoIC), 三星 (FOSiP, X-Cube, I-Cube, HBM, DDR/LPDDR DRAM, CIS), 日月光 (FoCoS, FOEB), 索尼 (CIS)、美光 (HBM)、SK海力士 (HBM) 和 長江存儲 (XStacking) 的先進封裝類型和品牌數量驚人。我們經常談論的AMD、Nvidia 等公司也都使用這些封裝類型。
在本文中，我們将解釋所有這些類型的封裝及其用途。
倒裝晶片是引線鍵合後常見的封裝形式之一。它由來自代工廠、內建設計制造商以及外包組裝和測試公司的衆多公司提供。在倒裝晶片中，PCB、基闆或其他晶片将具有着陸焊盤。然後将晶片準确地放置在頂部，凸起與着陸焊盤接觸，然後晶片被送到回流爐，回流爐加熱元件并回流到凸塊，将兩者粘合在一起。之後焊劑被清除掉，底部填充物沉積在兩者之間。這隻是一個基本的工藝流程，有許多不同類型的倒裝晶片，包括但不限于無助焊劑。
雖然倒裝晶片非常普遍，但間距小于100微米的進階版本則不太常見。關于我們在第1部分中建立的先進封裝的定義，隻有台積電、三星、英特爾、Amkor和ASE涉及使用倒裝晶片技術的大量邏輯先進封裝。其中3家公司也在制造完整的矽晶圓，而另外兩家公司則是外包組裝和測試 (OSAT)。
這就是大量不同類型的倒裝晶片封裝類型開始出現的地方。我們将以台積電為例，然後擴充并将其他公司的封裝解決方案與台積電的封裝解決方案進行比較。台積電所有封裝選項的最大差別在于基闆材料、尺寸、RDL和堆疊。
在标準倒裝晶片中，最常見的基闆通常是有機層壓闆，然後用銅包覆。從這裡開始，布線在兩側圍繞核心建構，讨論最多的是味之素積層膜（ABF）。該核心在頂部建構了許多層，這些層負責在整個封裝中重新配置設定信号和功率。這些承載信号的層是使用幹膜層壓和使用CO2雷射器或紫外線雷射器進行圖案化建構的。
這就是台積電的專業知識開始在內建扇出 (InFO) 上發揮作用的地方。台積電沒有使用ABF薄膜的标準流程，而是使用與矽制造更相關的工藝。台積電将使用東京電子鍍膜機/顯影器、ASML光刻工具、應用材料銅沉積工具以光刻定義再分布層。再配置設定層比大多數OSAT能夠産生的更小、更密集，是以可以容納更複雜的布線。此過程稱為扇出晶圓級封裝 (FOWLP)。ASE是最大的OSAT，提供FoCoS（基闆上的扇出晶片），這是一種FOWLP形式，它也利用了矽制造技術。三星也有他們的扇出系統封裝（FOSiP），主要用于智能手機、智能手表、通信和汽車。
借助 InFO-R (RDL)，台積電可以封裝具有高IO密度、複雜布線和多核晶片。使用InFO-R最常見的産品是蘋果iPhone和Mac晶片，但也有各種各樣的移動晶片、通信平台、加速器，甚至網絡交換機ASIC。三星還憑借Cisco Silicon One在網絡交換機ASIC扇出市場上取得了勝利。InFO-R所取得的進步主要與具有更多功耗和IO的更大封裝尺寸相關。
有不少傳言稱AMD将為其即将推出的Zen 4用戶端（如上圖）和伺服器CPU 提供扇出封裝。SemiAnalysis可以确認基于Zen 4的桌面和伺服器産品将使用扇出。然後，這個扇出将傳統地封裝在标準有機基闆的頂部，該基闆的底部有LGA 引腳。封裝這些産品的公司以及轉向扇出的技術原因将在後面揭曉。
标準封裝将具有核心基闆，然後在每側有2到5級重新分布層 (RDL)，包括更進階的內建扇出。台積電的InFO-SoIS（內建基闆系統）将這一概念提升到了一個新的水準。它提供多達14個再配置設定層 (RDL)，可在晶片之間實作非常複雜的布線。在靠近管芯的基闆上還有一層更高密度的布線層。
台積電還提供InFO-SOW（晶圓上系統），它允許扇出一整片晶圓的大小，該晶圓可以封裝幾十塊晶片。特斯拉Dojo1，它就利用了這種特殊的包裝形式。特斯拉還将在HW 4.0上使用三星FOSiP。
最後，在台積電的內建扇出陣容中，還有InFO-LSI（本地矽互連）。InFO-LSI是 InFO-R，但在多個晶片下方有一塊矽。這種局部矽互連将作為多個晶片之間的無源互連開始，但它可以在未來演變為有源（半導體和各種IP）。它最終也将縮小到25微米，但我們認為第一代不會出現這種情況。第一個采用這種封裝的産品将在後面展示。
腦海中浮現的最直接的對比很可能是英特爾的EMIB（嵌入式多晶片互連橋），但這并不是最好的選擇。它更像英特爾的Foveros Omni或ASE的FOEB。讓我們解釋一下。
英特爾的嵌入式多晶片互連橋放置在傳統的有機基闆腔中，然後繼續建構襯底。雖然這可以由英特爾完成，但EMIB的放置和建構也可以由傳統的有機基闆供應商完成。由于EMIB晶片上的大焊盤，以及沉積層壓布線和通孔的方法，不需要在基闆上極其精确地放置晶片。
英特爾通過繼續使用現有的有機層壓闆和ABF供應鍊，放棄了更昂貴的矽基闆材料和矽制造技術。盡管目前由于短缺而非常緊張，但總的來說，這條供應鍊是商品化的。自2018年以來，英特爾的EMIB一直在出貨，包括Kaby Lake G、各種FPGA、Xe HP GPU和包括Sapphire Rapids在内的某些雲伺服器CPU。目前所有EMIB産品都使用55微米，但第二代是45微米，第三代是40微米。
英特爾可以通過這個晶片将電源推送到上面的有源晶片。如果需要，英特爾還可以靈活地設計封裝以在沒有EMIB和某些小晶片的情況下運作。在英特爾 FPGA 的拆解後發現，如果英特爾發貨的SKU 有要求，英特爾不會放置EMIB和有源晶片。這允許圍繞某些部分的材料清單進行一些優化。最後，英特爾還可以通過僅在需要的地方使用矽橋來節省制造成本。這與台積電的CoWoS形成鮮明對比，後者的所有晶片都放置在單個大型無源矽橋的頂部。稍後會詳細介紹，但台積電的InFO-LSI和英特爾的EMIB之間的最大差別在于基闆材料和制造技術的選擇。
更複雜的是，日月光也有自己的2.5D封裝技術，與英特爾的EMIB和台積電的InFO-LSI截然不同。它被用于AMD的MI200 GPU，該GPU将用于多台高性能計算機，包括美國能源部的Frontier exascale系統。ASE的FOEB封裝技術與TSMC的InFO-LSI更相似之處在于它也是扇出。台積電使用标準矽制造技術來建構RDL，一個主要差別是ASE使用玻璃基闆面闆而不是矽。這是一種更便宜的材料，但它還有一些其他的好處，我們将在後面讨論。
ASE不是将無源互連管芯嵌入基闆的空腔内，而是放置管芯，建構銅柱，然後建構整個RDL。在RDL之上，有源矽GPU晶片和HBM晶片使用微凸塊進行連接配接。然後使用雷射釋放工藝将玻璃中介層從封裝中移除，然後在使用标準倒裝晶片工藝将其安裝到有機基闆上之前完成封裝的另一面。
ASE 對 FOEB 與 EMIB 提出了許多想法，但有些是完全錯誤的。ASE 需要推銷他們的解決方案是可以了解的，但讓我們過濾掉噪音再來看看。EMIB的收益率不在80%到90%的範圍内，EMIB的收益率接近100%。第一代EMIB在晶片數量方面确實存在縮放限制，但第二代沒有。事實上，英特爾将釋出有史以來最大封裝的産品，這是一種采用第二代EMIB的 92毫米 x 92毫米BGA封裝的先進封裝。通過在整個封裝中使用扇出和光刻定義的RDL，FOEB在布線密度和晶片到封裝凸塊尺寸方面确實保留了優勢，但這也更加昂貴。
與台積電相比，最大的差別似乎是最初的玻璃基闆材料與矽。部分原因可能是由于ASE的成本受到更多限制。ASE必須以更低的成本提供出色的技術來赢得客戶的青睐。台積電是晶片大師，專注于他們熟悉的技術，台積電有将技術推向極緻的文化，在這種推動下，他們最好選擇矽。
現在回到台積電的其他先進封裝選項。CoWoS平台還有CoWoS-R和CoWoS-L平台。它們與InFO-R和InFO-L幾乎一比一對應。這兩者之間的差別更多地與過程有關。InFO是一個晶片優先的工藝，首先放置晶片，然後建構圍繞它建構RDL。使用CoWoS，先建構RDL，然後放置晶片。對于大多數試圖了解先進封裝的人來說，這種差別并不那麼重要，是以今天我們将比較輕松地讨論這個話題。
最引人注目的是CoWoS-S（矽中介層）。它涉及采用已知良好的晶片，将其倒裝晶片封裝到無源晶圓上，該晶圓上具有圖案化的導線。這就是CoWoS這個名字的由來，Chip on Wafer on Substrate。它是目前容量最大的2.5D封裝平台。如第1部分所述，這是因為P100、V100和A100等英偉達資料中心GPU使用CoWoS-S。雖然英偉達的銷量最高，但博通 TPU、亞馬遜 Trainium、NEC Aurora、Fujitsu A64FX、AMD Vega、賽靈思 FPGA、Intel Spring Crest和Habana Labs Gaudi隻是CoWoS使用的幾個值得注意的例子。大多數采用HBM計算的重型晶片，包括來自各種初創公司的AI訓練晶片都使用CoWoS。
為了進一步強調CoWoS的普及程度，我們要談到AIchip。AIchip是一家中國台灣設計和IP公司，主要利用台積電的CoWoS平台進行與AI晶片相關的EDA、實體設計和産能工作。
台積電甚至沒有參加CoWoS容量相關的所有會議，因為台積電已經銷售了他們制造的所有産品，而且支援所有這些設計需要太多的工程時間。另一方面，台積電的客戶集中度很高，是以台積電希望與其他公司合作。AIchip有點像中間人，即使一級客戶預訂了所有東西，AIchip仍然獲得了一些庫存量。但他們也隻能得到他們想要的50%。
讓我們來看看英偉達在做什麼。在第三季度，他們的長期供應付款躍升至 69億美元，更重要的是，英偉達預付了16.4億美元，并将在未來再支付17.9美元。英偉達正在大量的超前預定供應産能，特别是針對CoWoS。
回到技術上，CoWoS-S多年來經曆了演變，主要标志是中介層面積變大。由于 CoWoS平台使用矽制造技術，是以它遵守“光罩限制”的原則。使用193nm ArF光刻工具可列印的最大晶片尺寸為33mm x 26mm (858平方毫米 )。矽中介層被光刻定義其主要用途，就是連接配接位于其頂部的晶片的非常密集的電線。英偉達的晶片本身早已接近标線限制，但仍需要連接配接到封裝的高帶寬記憶體。
上圖包含Nvidia V100，英偉達4年前推出的GPU，面積為 815平方毫米。一旦包含HBM，它就超出了光刻工具可以列印的光罩限制，但台積電想出了如何連接配接它們的辦法。台積電通過光罩拼接的方法來實作這一點。台積電在這裡增強了他們的能力，可以為矽中介層提供3倍大小的掩模版。鑒于标線縫合的局限性，英特爾EMIB、台積電LSI 和ASE FOEB方法具有優點。他們也不必為一個大型矽中介層支付高昂費用。
除了增加掩模版尺寸外，他們還進行了其他改進，例如将微凸塊從焊料改為銅以提高性能/功率效率、iCap、新的TIM/lid封裝等。
關于TIM/lid封裝有一個有趣的故事。借助Nvidia V100，英偉達擁有了一個無處不在的HGX平台，該平台将運送到許多伺服器ODM，然後發送到資料中心。可以應用于冷卻器螺釘以實作正确安裝壓力的扭矩是非常具體的。這些伺服器ODM在這些價值1萬美元的GPU上過度擰緊了冷卻器和晶片。英偉達将他們的A100換了一種封裝，這種封裝在晶片上有一個lid，而不是直接進行晶片冷卻。當英偉達的A100和未來的Hopper DC GPU 仍然需要散發大量熱量時，這種封裝的問題就會出現。台積電和英偉達必須在封裝上進行很多優化來解決這個問題。
三星也有類似于CoWoS-S的I-Cube技術。三星使用這種封裝唯一主要客戶是百度的人工智能加速器。
Foveros技術
接下來我們介紹Foveros，這是英特爾3D晶片堆疊技術。Foveros不是一個晶片在另一個晶片上處于活動狀态，而是說另一個晶片本質上隻是密集的電線，Foveros涉及兩個包含有源元件的晶片。有了這個，英特爾的第一代Foveros于 2020年6月在Lakefield混合CPU SOC中推出。這款晶片并不是特别大的容量或令人歎為觀止，但它是英特爾許多首創的晶片，包括3D封裝和他們的第一個混合CPU核心具有大性能核心和小效率核心的架構。它使用了55微米的凸點間距。
下一個Foveros産品是Ponte Vecchio GPU，經過多次延遲，應該會在今年推出。它将包括與EMIB 和Foveros 一起封裝的47個不同的有源小晶片。Foveros 晶片到晶片的連接配接采用36微米的凸點間距。
未來，英特爾的大部分用戶端陣容将使用3D堆棧技術，包括代号Meteor Lake、Arrow Lake、Lunar Lake的用戶端産品。Meteor Lake将是第一款具有 Foveros Omni和36微米凸點間距的産品。第一個包含3D堆棧技術的資料中心CPU代号為Diamond Rapids，緊随Granite Rapids而來。我們将在本文中讨論其中一些産品使用哪些節點以及英特爾與台積電的關系。
Foveros Omni的全稱是Foveros Omni-Directional Interconnect (ODI)。它彌合了EMIB和Foveros之間的差距，同時還提供了一些新功能。Foveros Omni可以用作兩個其他晶片之間的有源橋接晶片，作為完全位于另一個晶片下方的有源晶片，或在另一個晶片頂部但懸垂的有源晶片。
Foveros Omni 從未像EMIB那樣嵌入到基闆内部，它在任何情況下都完全位于基闆之上。堆的類型會導緻一個問題，即封裝基闆與位于其上的晶片連接配接高度不同。英特爾開發了一種銅柱技術，可讓他們将信号和功率傳輸到不同的z軸高度并通過晶片，是以晶片設計人員在設計3D異構晶片時可以有更多的自由度。Foveros Omni 将以36微米的凸點間距開始，但在下一代将下降到 25 微米。
我們要注意的是，DRAM還使用了先進的3D封裝。HBM多年來一直在三星、SK海力士和美光使用先進封裝。這些存儲單元被制造并連接配接到TSV上，這些 TSV被暴露出來并形成了微凸點。最近，三星甚至開始引入DDR5和LPDDR5X堆棧，它們利用類似的堆棧技術來提高容量。SK海力士HBM 3将把垂直堆疊的12個晶片混合鍵合，每個晶片的厚度為30微米，并帶有混合鍵合TSV。
混合鍵合是一種不使用凸點的技術，晶片通過矽通孔直接連接配接。如果我們回到倒裝晶片工藝，就不會有凸起形成、助焊劑、回流或模子下填充晶片之間的區域。銅直接與銅相遇。實際過程非常困難，上面部分詳細介紹了這一過程。在本系列的下一部分中，我們将深入探讨工具生态系統和混合鍵合的類型。混合鍵合比之前描述的任何其他封裝方法都能實作更密集的內建。
最著名的混合鍵合晶片當然是最近宣布的AMD 3D堆棧緩存，該晶片将于今年晚些時候釋出。它利用了台積電的SoIC技術。英特爾的混合鍵合品牌名為Foveros Direct，三星的版本名為X-Cube。Global Foundries公布了使用混合鍵合的Arm測試晶片。銷量最高的混合鍵合半導體公司不是台積電，今年甚至明年也不會是台積電。生産混合鍵合晶片最多的公司實際上是擁有CMOS圖像傳感器的索尼（Sony）。事實上，假設你有一部高端手機，你的口袋裡可能就有一個包含混合鍵合CMOS圖像傳感器的裝置。如第1部分所述，索尼已将間距縮小至6.3微米，而AMD的V-cache的間距為17微米。
目前，索尼推出了2堆棧和3堆棧版本。在2堆棧中，像素位于電路的頂部。在3堆棧版本中，像素堆疊在電路頂部的DRAM緩沖緩存的頂部。随着索尼希望将像素半導體從電路中分離出來，并用多達4層的矽制造出更先進的相機，進步仍在繼續。上面的圖檔展示了索尼的順序堆疊，其間距為0.7微米。
另一個即将到來的混合鍵合的大批量應用來自長江存儲技術公司的Xtacking。長江存儲使用晶圓對晶圓鍵合技術将CMOS外圍堆疊在NAND門下方。我們在這裡詳細介紹了這項技術的好處，但簡而言之，與包括三星、SK海力士、美光、Kioxia和西部資料在内的任何其他NAND制造商相比，它允許長江存儲在給定NAND層數的情況下安裝更多NAND單元。轉産業縱橫編譯自semianalysis