USB線上/序列槽/I2C引腳串聯電阻的作用

對引腳的保護。

第一是阻抗比對。因為信号源的阻抗很低，跟信号線之間阻抗不比對，串上一個電阻後，可改善比對情況，以減少反射，避免振蕩等。

第二是可以減少信号邊沿的陡峭程度，進而減少高頻噪聲以及過沖等。因為串聯的電阻，跟信号線的分布電容以及負載的輸入電容等形成一個RC 電路，這樣就會降低信号邊沿的陡峭程度。大家知道，如果一個信号的邊沿非常陡峭，含有大量的高頻成分，将會輻射幹擾，另外，也容易産生過沖。

問一:看原理圖時，經常會看到串一些小電阻，如22/27/33/100歐姆，但也不是一定要串。同樣場合有的串，有的不串。請哪位高人指點一下吧?  

A答:若是高速信号線上串小電阻，即為終端阻抗比對。如果是GPIO口上串了小電阻（/100 歐姆 ），可能是抗小能量電壓脈沖的。

簡單的例子：一個序列槽通訊的提示信号，當接上序列槽時，因為瞬間的插拔産生了一個很窄的電壓脈沖，如果這個脈沖直接打到GPIO口，很可能打壞晶片，但是串了一個小電阻，很容易把能力給消耗掉。如果脈沖是5mA 5.1V，那麼過了30ohm後就是5v左右了...(這裡我不是很了解了,如果脈沖是1KV,如何?這個小電阻能行麼?望高手指點.)

B繼續:嚴格來講，當高速電路中，阻抗比對，信号在傳輸媒體上的傳輸時間大于信号上升沿或者下降沿的1/4時，該傳輸媒體就需要阻抗比對。防止電壓脈沖對晶片的影響！

一般當PCB走線的長度大于其傳輸信号的波長的1/10時，我們就就需要考慮阻抗比對。(也不懂,不過聽說,應該是電磁學裡面講的,我沒學電磁學....以後學習)

100MHz以上的高速數字電路就可以考慮阻抗比對了

C答:主要是基于阻抗比對方面的考慮,以達到時序統一,延遲時間,走線電容等不會超過範圍!原因在于LAYOUT時可能走線方面不是很比對!

問二:在高速信号中經常可以看到在信号線上串小電阻，請問在LAYOUT時應該把它放在CPU端還是放在信号的終端好些呢？看過一些centrality GPS公版方案中是放在CPU端，但也看到其他的原理圖是放在信号的終端，請求理論支援！

A答:一般的做法是在信号源端串小電阻，在信号終端并一個小電阻。在信号源端串一個小電阻，沒有公式的理論：一般傳輸線的特征阻抗為50歐姆左右，而TTL電路輸出電阻大概為13歐姆左右，在源端串一個33歐姆的電阻，13+33=46大緻和50相當，這樣就可以抑制從終端反射回來的信号再次反射。(傳輸線的特征阻抗,得查查...)。在信号接收終端并一個小電阻，沒有公式的理論：若信号接收端的輸入阻抗很大，是以并接一個51歐姆的電阻，電阻另一端接參考地，以抑制信号終端反射。信号接收終端串接電阻，從抑制信号反射的角度考慮，隻有終端輸入的電阻小于50歐姆。但IC設計時，考慮到接收能量，不會将接收端的輸入電阻設計得小。(這個反射,到底是如何了解?能量反射,有了解的朋友解答一下)。在信号線上串一個電阻，可能還有一個用途：ESD。如在USB接口上，靠USB PORT端的D+和D-上串一個小電阻，如10歐姆。就是因為USB PORT端的ESD過不了。

B答：一般高速數字信号傳輸線上會串電阻，目的是解決阻抗比對問題，阻抗不比對會導緻信号反射，電磁波類似光一樣在同一種媒體中傳播方向和能量不會衰減，但如果光從一種媒體發射到另外一種媒體的時候會發生反射和折射現象，那麼光到達終端的能量會衰減很多吧。同理高速數字信号從源端向終端傳輸過程中由于連接配接線或者PCB LAYOUT的原因導緻部分阻抗不連續（比如要求傳輸線阻抗為100歐，但是PCB有的部分是100歐，但是中途打過孔或者線寬發生變化就會引起阻抗的不連續）就會導緻信号反射，反射的信号在傳輸線中又會與原信号疊加，信号被幹擾了，終端接收這樣的信号解碼會出錯。USB接口上串的電阻就是此用途，一般來說，如果LAYOUT比較好此電阻貼0歐沒問題的，而且如果USB隻是傳輸低速信号也不會有問題，阻抗要求也沒那麼嚴格。但是如果傳輸的是高速USB信号且LAYOUT有問題那麼串個小電阻可能會解決誤碼的問題。ESD器件一般都是通過一定的路徑或者方式将靜電盡可能的導入地或者電源而避免對晶片的影響，是以ESD器件有一端肯定是接地的，而不是串在電路中。