在 Vivado 中綜合 wujian100 全記錄

在 Vivado 中綜合wujian100

1. 下載下傳相應的工程

dingding的群檔案 wujian100_open_vivado(2018.03)_flow_20191105A.rar

檔案結構如下：

分别是 建立工程的 tcl 腳本， xdc 管腳配置設定和限制， readme文檔

2. 放置檔案

按照 readme 的說明，

1. copy “wujian100_open_timing.xdc” to wujian100_open/fpga/xdc
2. copy “wujian100_open_vivado.tcl” to wujian100_open/fpga/vivado

3. 打開 vivado ，運作 tcl 腳本

請自行配置 vivado

運作 wujian100_open_vivado.tcl， 注意檔案的位置

4. 導入成功之後就可以 run synthesis 和 run implementation 了，

5. 結果

時長

Package

P&R

Timing

bitstream

6. 備注

印象中出現了違背限制的情況，我是換用了 xc7a200t3b.xdc 這個檔案綜合的，注意設定 jtag clock routing的限制

set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets PAD_JTAG_TCLK_IBUF]           

看到xdc就能猜到，完整的晶片功能是什麼樣的了，期待進一步開源。

原文作者：YangWang

點選檢視原文