PDN設計之電源完整性：高速數字産品的魯棒和高效設計
Principles of Power Integrity for PDN Design:
Robust and Cost Effective Design
for High Speed Digital Products
［美］拉裡·D.史密斯（Larry D. Smith）
埃裡克·博加廷（Eric Bogatin）著
陳會 張玉興譯
第1章
電源配置設定網絡工程
1.1 電源配置設定網絡的定義及關心它的原因
電源配置設定網絡（PDN）包括從電壓調整子產品（VRM）到片上電路的所有電源間的互相連接配接。一般而言，它包括印制闆上電源和地平面、電纜、連接配接器和所有與電源有關的電容器。圖1-1是一個典型的計算機印制闆的例子，它具有多個VRM和傳遞電源、地到所有有源器件焊盤的路徑。
PDN的目的如下所示。
- 為實作所有功能的有源器件配置設定低噪聲DC電壓和電源。
- 對所有信号提供低噪聲回路。
- 為減輕電磁幹擾（EMI）問題，不貢獻輻射。
本書聚焦于PDN的第一個作用：對所有需要電源的有源器件配置設定DC電壓和電源，保證噪聲低于可接受的水準。PDN中不成功的噪聲控制會促使信号眼圖縮小。由于電壓噪聲的存在，眼圖在垂直方向上的幅度會發生重疊。信号與參考點相交的時間在水準方向上擴充，産生抖動并且減小眼圖的張開程度。内部核心電路可能會被設定并且引起保持時間錯誤，進而導緻功能失效。
提示
不能正确設計PDN的後果是增加了位錯誤率，這來自在I/O電路和晶片内部電路中提高的垂直噪聲和抖動。核心電路中過度的水準噪聲可導緻重新設定和持時間錯誤。
依賴于開關門電路，PDN噪聲會附加到來自發射機（TX）的信号上。在接收機（RX）中，它也能以電壓參考噪聲的形式出現。這兩種情況都會降低其他源可用的噪聲裕度。
圖1-2所示為在微處理器的三個不同片上位置和兩個不同的電壓軌上，測量核心電源和地之間的電壓噪聲。這個例子中的電壓噪聲是125mV。在大部分電路中，這種電壓噪聲的大部分會疊加在RX信号上。
即使這個噪聲本身不足以引起位失效，但是它會促使眼圖閉合，加上其他的噪聲源可能會導緻位失效。
晶片電源軌上的電壓噪聲也影響定時。傳輸延時是輸入電壓的躍變通過序列門傳送給輸出電壓後發生躍變的時間，依賴于瞬時電壓的電平。漏—源電壓越高，溝道的電場越強，延遲時間越短。同樣，Vdd與Vss之間的電壓越低，傳輸延時越長。
這意味着：片上Vdd與Vss之間的電壓噪聲對輸出信号的定時變化有着直接的貢獻，這被稱為“抖動”。較高的Vdd軌電壓吸引在時鐘邊緣内，而較低的軌電壓則推出時鐘邊緣。圖1-3所示為測量感應在高端FPGA測試晶片上的抖動，其中電壓噪聲來自PDN。
這個例子中，時鐘配置設定網絡與其他很多門共同使用Vdd。這些門用僞随機位序列（PRBS）來開啟，從PDN中抽取大的電流，産生大的瞬時電壓噪聲。電壓噪聲加到時鐘配置設定網絡的門上，引起時鐘信号定時的變化。其周期是從一個時鐘邊緣到下一個時鐘的邊緣，測量這個抖動周期可以證明片上的電壓噪聲和時鐘抖動直接相關。
在這個例子中，PDN噪聲引起抖動的靈敏度是1mV的噪聲引起1ps時間内的抖動。100mV的峰峰PDN噪聲大概貢獻100ps的峰峰抖動。在一個2GHz的時鐘系統中，其周期僅為500ps。PDN噪聲單獨引起的抖動就會花費整個定時“預算”。
在這個例子中，PDN噪聲抖動靈敏度大約是1ps/mV，這足以估算出很多器件中的靈敏度。
1.2 PDN工程
為滿足電壓噪聲和定時“預算”的要求，PDN上的電壓噪聲必須低于一些特定值。這與系統的詳細組成有關，電壓噪聲的限制大約是供電電壓的±5％。在以單極性信号的CMOS為基礎的數字系統中，接收機總的噪聲裕度大約是信号擺動的15％。除非有不可抗拒的理由，一般我們為3個占支配地位的噪聲源（反射噪聲、交調和PDN噪聲）等分這個“預算”，這就是PDN的典型噪聲名額為5％的來源。
在一些如模數轉換（ADC）或鎖相環（PLL）應用中，它們的性能對電壓噪聲非常敏感，PDN噪聲必須低于1％。從直流到高達5～10GHz的信号帶寬，PDN噪聲一直要保持在限制以下。
與其他的信号完整性問題一樣，排除它們的第一步是要找到根源。在低頻，由于附着在PDN上的電壓噪聲一般來源于VRM的電壓噪聲，是以設計的第一步是在适當負載電流下選擇具有足夠低電壓噪聲的VRM。
即使是世界上最穩定的VRM，電壓噪聲仍舊存在于晶片的焊盤上，這是由通過晶片門的瞬時電源電流在整個PDN上的阻抗壓降引起的。在VRM的焊盤與片上焊盤之間是與PDN關聯的互相連接配接線。我們稱這整個網絡為PDN生态學。
PDN生态學是指一系列從晶片焊盤到VRM焊盤的互相連接配接。它們之間互相影響以産生應用在晶片上的阻抗曲線并感應出了PDN噪聲。
應用于片上焊盤的這些互相連接配接對阻抗曲線有所貢獻，圖1-4所示為典型的例子。
任何瞬時電流通過阻抗曲線都會在晶片的焊盤上産生與VRM穩定性相關聯的電壓噪聲，例如，圖1-5所示為當執行特殊微碼時，在器件的核心電源軌上繪出的瞬時電流譜。與電流譜成一列的是該電流流過的阻抗曲線。在每一個頻率下電流幅度和阻抗的結合産生了電壓噪聲譜。當在時域觀察時，這些噪聲譜就是瞬時電壓噪聲。
圖1-5左邊所示為瞬時電流譜、PDN阻抗曲線和由此在電源軌上産生的電壓噪聲。電流譜的峰值與阻抗峰值組合産生可接受的噪聲。圖1-5右邊是同樣的阻抗曲線，但是它具有不同的微碼算法，以稍微不同的頻率驅動同樣的門。電流譜峰值的結尾與大的阻抗峰值相重疊，産生的電源電壓噪聲超出了可接受的範圍。
實際的電壓噪聲由瞬時電流通過阻抗曲線産生，它依賴于電流頻率分量和阻抗曲線峰的重疊。如果電壓噪聲低于特定值，則PDN感應的誤差不會發生。如果微碼改變引起電流振幅峰和頻率分量的變化，則它們與阻抗峰重疊就會産生更大的電壓噪聲，并引起産品失效。
PDN上的噪聲在很大程度依賴于加到片上的阻抗曲線和通過晶片的瞬時電流譜。微碼的細節和門的應用對PDN噪聲的産生有很大的影響。
1.3 PDN的魯棒性設計
驅動晶片上門的特殊微碼會引起性能的多樣性，這使測試産品的PDN設計變得很困難。如果電流譜峰和阻抗峰的組合産生小于規定的瞬時噪聲，那麼一個産品在啟動時或者當工作在特别的軟體測試套件時可能工作得很好。産品設計通過這個測試，并且被認為是“可工作”的。
可是，如果工作在另外的軟體套件下，并驅動更多的門開關工作在不同的主環路頻率下，同時巧合的是峰值PDN阻抗曲線發生重疊，那麼較大的瞬時壓降發生，相同的産品會失效。
雖然産品在開始時運作了測試軟體套且呈現的工作是令人鼓舞的，但這并不能保證它的魯棒性。當産品被大範圍的使用者軟體驅動時，被評估的“可工作”産品常常有現場故障。
魯棒性PDN設計意味着在任何軟體下都可工作，在具有任何時域特征的任意頻率下都可産生最大瞬時電流。在此電流下，通過阻抗曲線産生的最差電壓總小于引起失效的電壓。
最差情況下的瞬時電流和電壓噪聲名額一起設定了最大可允許電壓噪聲的限制，PDN阻抗等電壓噪聲是不能超過這個限制的。
這個最大的可允許且可保證性能的PDN阻抗稱為PDN設計中的目标阻抗，我們由文獻［1］可推導得：
式中，Ztarget是任意頻率下的可允許阻抗；ΔVnoise是滿足性能要求時規定的最大電壓軌噪聲；Imax-transient是在任何可能的工作條件下最差情況的瞬時電流。
例如，如果噪聲名額為±50mV，最差情況下的瞬時電流是1A，則目标阻抗為
如果ΔVnoise或者Imax-transient是頻率的函數，那麼Ztarget也是頻率的函數。
原理上，整個電流譜分布和整個阻抗曲線的組合就是産生最差峰值電壓噪聲的根源。不幸的是，這僅能用包含詳細瞬時電流波形和完整PDN阻抗曲線的瞬态仿真才能确定。實際上，作為優值的目标阻抗是很有用的近似，它使我們在PDN設計中有一個好的開端。
提示對PDN而言，目标阻抗是很有用的優值。在PDN魯棒性設計中，它是設計目标的很好的近似。魯棒性PDN設計的最終評估将來自整個PDN和瞬時電流波形的瞬态仿真。
充分的魯棒性PDN是由目标阻抗來定義的。如果加到片上焊盤的完整PDN生态學的阻抗，在所有頻率下都低于目标阻抗，那麼瞬時電流流過這個PDN阻抗産生的最差的電源軌噪聲将不會超過噪聲名額，除非是在非常罕見的惡劣波形場合。圖1-6所示為在所有的頻率下阻抗曲線低于50mΩ目标阻抗的例子，這也是具有大電流負載的軌電壓噪聲的例子。
提示在評估PDN性能時，目标阻抗是最重要的度量。PDN阻抗越高于目标阻抗，失敗的風險越大。
實際上，通過片上的最大最差瞬時電流在所有頻率下都不是平坦的。在高頻端，這個最大電流的幅度一般會下跌，它與開關門導通的速度有關。詳細情況與晶片構成、傳遞的位數和微碼的性質有關。有效的上升時間是從時鐘邊沿的上升時間到100個時鐘周期的時間。
例如，如果時鐘頻率是2GHz、周期是0.5ns、建立開關門最多需要20個周期，那麼最差的瞬時電流導通的最短上升時間是0.5ns×20個周期＝10ns。最大瞬時電流頻率分量的幅度超過0.35/10ns=35MHz後開始滾降。超過35MHz後，最差瞬時電流譜以-20dB/十倍頻程的速度滾降，由此得到的目标阻抗将随着頻率而增加。在這個例子中目标阻抗如圖1-7所示，假設軌電壓噪聲名額為50mV、最差電流為1A。
這種行為的後果是在高頻時目标阻抗名額被放寬。預測頻率的膝點常常是困難的，除非知道瞬時電流和最差微碼的詳情。
實際上這個分析指出：準确地計算瞬時電流和PDN目标阻抗的精确要求是非常困難的。人們總是應用工程判斷把可用資訊轉換成高成本效益設計。
設計PDN的過程如下所示：
- 基于已知晶片的功能和應用，建立目标阻抗的最好猜想。
- 為滿足可能的阻抗曲線，做出工程決定。
- 在PDN阻抗實作價格與目标阻抗和現場失敗風險之間達到平衡折中。
工作在額定性能的電路失敗風險的粗略測度是實際的PDN阻抗與目标阻抗之比，術語為PDN比：
比值小于1表示PDN失效風險低，随着這個值的增加，風險也增加。從實際經驗來看，比值2仍舊是可接受的風險，但是比值達10的結果則說明這個風險是不可接受的。雖然很多微碼工作在額定性能下，但一些可能激勵PDN諧振，并使産品發生穩定性問題。
一般而言，若實作低阻抗PDN，則具有較低的風險比，價格更高，其原因是如下之一：需要更多的元件，緊湊的裝配設計影響産值，需要多層印制闆或者多層封裝，容量增加了面積或者使用了更加昂貴的材料。價格和風險之間的平衡常常成為一個問題，——你能承受多大的風險。為增加裕度，你要付出會更多，你總是要“買保險”以減小風險。這就是PDN設計中的基本折中。
PDN設計中重要的風險測度是PDN比，它是峰值阻抗與目标阻抗之比。PDN比小于等于2是低風險，而PDN比大于等于10則是高風險。
在消費品應用中，常常存在強有力的價格驅動，工程上低價格設計的高風險比可能是較好的平衡。可是，例如在航空電子系統中，為了使風險比小于1，付出額外的費用才是高成本效益的解。在價格和風險之間，不同的應用有不同的平衡。
1.4 建立PDN阻抗曲線
PDN的設計目标是從DC到任何電源電流的最高頻率分量中，都設計可接受的阻抗曲線。所有的PDN元件應該一起設計，以實作整個系統的阻抗曲線。雖然很多元件互相影響，但在PDN設計中規定特性的阻抗曲線裡指定一些特性作用，這是可能的。
圖1-8所示為完整PDN生态學的簡化框圖。它包含片上電容、可能的封裝電容、封裝引線電感、電路闆通孔、電路闆上的電源和地平面、去耦電容器、大容量電容器和VRM。
可單獨作用的一些PDN元件使我們能優化PDN其他獨立部分，隻要關注一個元件的阻抗與互相作用的另外元件的阻抗的接口就可。這就是為什麼多數PDN設計與部件之間互相作用的接口有關。
在未來的曆程中，我們探索構成PDN的元件中的每一個，了解它們的互相作用是如何影響魯棒性和高成本效益的PDN設計的。最終，電源完整性工程是負責任地找到價格、風險、性能和研發周期之間可接受的平衡點。我們知道PDN元件的詳情越多，就能越快地找到可接受的解。
1.5 總結
1.PDN是由從片上焊盤到VRM之間的所有互相連接配接和它們之間的所有元件組成的。
2.PDN的目的是為器件提供幹淨、低噪聲電壓，為器件提供地電源，為信号提供低阻抗回路并減輕EMC問題。
3.PDN中容差的典型噪聲名額是5％，這是基于主要噪聲源1/3噪聲“預算”的配置設定額的，主要的噪聲源是反射噪聲、交調和PDN。
4.PDN上的電壓噪聲是瞬時電源電流通過PDN阻抗的結果。噪聲是阻抗曲線和瞬時電流譜組合的結果。
5.PDN噪聲貢獻于抖動，典型的靈敏度是1ps/mV的噪聲。這個數值随晶片設計和器件的技術節點而變。
6.應用于片上焊盤的阻抗曲線是PDN品質和性能最重要的度量，其範圍為DC到開關信号的最高頻率分量。
7.目标阻抗是最大阻抗的測度，其最差的電壓噪聲應該低于可接受的名額。
8.PDN比是實際的PDN峰值阻抗與目标阻抗之比，它是風險的度量。若PDN比大于10則是高風險設計。
9.刻畫阻抗曲線需要優化PDN的單獨元件和它們之間的互相作用，整個PDN系統必須為減小峰值而優化。
10.如果你關心PDN設計，那麼本書正好适合你。
參考文獻