有人在Verilog裡用門寫個複雜電路嗎？Mostly RTL吧？用C/C++...寫個simulator，當然不簡單，可是像SystemC那樣搞上一堆宏啥的，感覺和nginx這樣的異步I/O比較類似。
關鍵：在Verilog裡寫個+, simulator還是用進階語言來做+，沒大意思啊。如何把它變成很優的門電路才是瓶頸啊。
下了5本書，大量的數學公式，估計一本也看不懂……
有人在Verilog裡用門寫個複雜電路嗎？Mostly RTL吧？用C/C++...寫個simulator，當然不簡單，可是像SystemC那樣搞上一堆宏啥的，感覺和nginx這樣的異步I/O比較類似。
關鍵：在Verilog裡寫個+, simulator還是用進階語言來做+，沒大意思啊。如何把它變成很優的門電路才是瓶頸啊。
下了5本書，大量的數學公式，估計一本也看不懂……