本文屬于EDA技術概述類文章。對EDA技術現狀進行介紹。
EDA(Electronic Design Automation)，指的是以計算機為工作平台，以EDA軟體工具為開發環境，以PLD期間或者ASIC專用內建電路為目标期間設計實作電路系統的一種技術。
電子CAD（Computer Aided Design）
狹義的CAD 偏重于“制圖”和“模組化”（幾何模型），廣義CAD即覆寫了所有利用計算機進行輔助設計的過程，在這個意義上，CAE和EDA 也可以了解為是CAD的一種；
電子CAE（Computer Aided Engineering）
CAE的核心在于模組化--解方程。
CAE 的關注點和出發點在于解決實際工程問題，無論是電磁仿真分析還是流體受力分析等實際問題在工程中都最終被抽象為了一個個數學方程，而得出仿真結果的過程就是求解數學問題的過程。
在CAE領域應用比較多的有有限元分析、有限差分法、權重餘量法等求解方程的經典方法，是以CAE的核心在于解方程，這一過程也凝聚了工程師的智慧輸出，是以說CAE和工程結合最為緊密，同時門檻極高；
EDA（Electronic Design Automation）
在CAD繪圖技術基礎上融合了應用電子技術、計算機技術、資訊處理技術等實作電子産品的自動設計。
部分參考：三者的差別與CAD軟體與常用EDA軟體的差別
在FPGA上實作DSP應用
嵌入式處理器軟核的成熟
自主知識産權
電子技術領域全方位融入EDA技術
電子領域各學科的界限更加模糊、互為包容
更大規模的FPGA和CPLD器件不斷推出
IP核的廣泛應用
SoC高效低成本設計技術的成熟
硬體描述語言設計輸入
自頂向下設計方法(即 Top-down設計)
開放性和标準化
高層綜合與優化
Top-down的設計須經過“設計—驗證—修改設計—再驗證”的過程，不斷反複。
直到結果能夠實作所要求的功能，并在速度、功耗、價格和可靠性方面實作較為合理的平衡。
上圖就是自頂向下設計；
與之相對的是自底向上的設計(Bottom-up設計)👇
由設計者調用設計庫中的元件(如各種門電路、加法器、計數器等) ，設計組合出滿足自己需要的系統 缺點：效率低、易出錯
好家夥，這不是Altuim Designer的設計風格嗎？
IP（Intellectual Property）：
原來的含義是指知識産權、著作權，在IC設計領域指實作某種功能的設計。
IP核（IP子產品）：
指功能完整，性能名額可靠，已驗證的、可重用的電路功能子產品。
IP複用（IP reuse）
簡稱調包
軟IP--用VHDL等硬體描述語言描述的功能塊，但是并不涉及用什麼具體電路元件實作這些功能。
固IP--完成了綜合的功能塊。
硬IP--供設計的最終階段産品：掩膜。
SoC是什麼？
SYSTEM ON a CHIP
分為兩種：
原理圖輸入(Schematic diagrams )
硬體描述語言（HDL文本 輸入）
VHDL
Verilog HDL
硬體描述語言與軟體程式設計語言（C、PASCAL等）有本質的差別
将較高層次的設計描述自動轉化為較低層次描述的過程。
行為綜合：從算法表示、行為描述->寄存器傳輸級（RTL）
邏輯綜合：RTL級描述->邏輯門級（包括觸發器）
版圖綜合或結構綜合：從邏輯門表示->版圖表示，或->PLD器件的配置網表表示
綜合器是能夠自動實作上述轉換的軟體工具，是能将原理圖或HDL語言描述的電路功能轉化為具體電路結構網表的工具
綜合 這個概念在硬體裡相當于軟體的編譯。
軟體編譯器和硬體綜合器有所差别：
軟體編譯（Compiler）->CPU指令/資料代碼（01碼）
硬體綜合（synthesizer)->為ASIC設計提供電路網表檔案
擴充卡也稱為結構綜合器。
它的功能是将由綜合器産生的網表檔案配置于指定的目标器件中，并産生最終的可下載下傳檔案。
對CPLD器件而言，産生熔絲圖檔案，即JEDEC檔案；
對FPGA器件則産生Bitstream位流資料檔案。
仿真是對所設計電路的功能的驗證。
功能仿真（Function Simulation）
時序仿真（Timing Simulation）
把适配後生成的程式設計檔案裝入到PLD器件(可程式設計邏輯器件)中的過程， 或稱為下載下傳。
通常将對基于EEPROM工藝的非易失結構PLD器件的下載下傳稱為程式設計（Program）；
将基于SRAM工藝結構的PLD器件的下載下傳稱為配置（Configure）。
內建的CPLD/FPGA開發工具
邏輯綜合工具
仿真工具
其他設計工具
超大規模內建電路的內建度和工藝水準不斷提高。
市場對系統的內建度不斷提出更高的要求。
高性能的EDA工具，其自動化和智能化程度不斷提高，為嵌入式系統設計提供了功能強大的開發環境。
計算機硬體平台性能大幅度提高，為複雜的SoC設計提供了實體基礎。