在今年于加州舊金山舉辦的第 67 屆國際電子器件會議（IEDM 2021）上，三星與 IBM 在“3D at the Device Level”讨論環節宣布，其已攜手在下一代半導體晶片的設計技術上取得了重大突破。據悉，這項突破性的 VTFET 新技術，允許半導體在垂直方向上堆疊。不僅有助于縮小半導體晶片的尺寸，還能夠使之變得更加強大和高效。
談話期間
，IBM 與三星解釋了如何通過将電路從水準改到垂直方向，同時讓占地面積縮小的半導體晶片更加強大和高效。
在摩爾定律“1.0”時代，行業内的 CMOS 半導體都是以橫向方式建構的。在經曆了數十年的無數次工藝進步之後，我們現在可以将數十億個半導體放入一枚小巧的晶片中。
IBM and Samsung Unveil Semiconductor Breakthrough（via）
然而随着工藝日漸逼近原子極限，半導體行業正在向垂直方向積極轉進。WCCFTech 指出，受基于溝槽的 DRAM 垂直存取半導體的啟發，IBM 和三星的一支研究團隊描述了他們是如何改變半導體架構的。
具體說來是，他們在體矽上使用了所謂的“垂直輸送納米片”（簡稱 VTFET）和 45nm 納米栅極工藝，來制造一款互補金屬氧化物半導體（CMOS）元件。
此前的 2D 半導體晶片，都是水準放置在矽表面上的，而電流則沿着水準方向去流動。不過得益于 3D 垂直設計，新技術将有助于突破摩爾定律的性能限制，以達成更高的能源效率。
與目前的鳍式場效應半導體（FinFET）相比，VTFET 有望帶來翻倍的性能、以及高達 85% 的效率提升。（加密貨币挖礦行業也有望獲益于此）
在搞定了栅極長度和間隔尺寸（決定栅極 / 半導體間距）這兩個關鍵因素之後，3D 垂直器件設計方案使得晶片制造商能夠繼續沿着摩爾定律的方向去發展。
此外由于降低了靜電和寄生損耗（SS=69/68 mV/dec 且 DIBL=
為驗證這一概念，研究人員使用了 VTFET 來制作功能性環形振蕩器（測試電路）。結果發現，與橫向參考設計相比，新技術可減少 50% 的電容。
最後，雖然目前尚無任何有關 VTFET 商用商品将于何時到來的消息，但包括英特爾在内的多家科技巨頭，均在埃級晶片的研究上投入了大量的心力。
如果一切順利，英特爾有望于 2024 年 4 季度，釋出基于 Intel 20A 品牌的新一代半導體晶片。