本文轉載自【半導體行業觀察公衆号】
早在 1965 年，計算機科學家戈登·摩爾 (Gordon Moore) 就提出假設，晶片中內建的半導體和其他元件的數量将大約每兩年翻一番，與此同時，計算機的速度和容量也将翻一番。但在 55 年後，在單個晶片中能塞進去的半導體數量幾乎達到了極限。
然而，計算系統的前路并沒有放緩。動态 AI 系統已準備好為我們生活的方方面面——從道路安全到藥物發現和先進制造——提供動力，這在未來将需要更強大的晶片。為了讓晶片産業繼續以摩爾假設的速度和計算能力前進，我們需要制造具有多達 1000 億個半導體的晶片。
為了實作這個目标，行業内的廠商都在探索多樣的方案。IBM Research 也深度參與其中，日前他們宣布，公司與三星在半導體設計方面的合作取得了突破。借助一種稱為垂直傳輸納米片場效應半導體 (Vertical-Transport Nanosheet Field Effect Transistor：VTFET)，可以讓摩爾定律在未來幾年持續有效。
VTFET（垂直傳輸納米片場效應半導體）晶圓
VTFET：讓1nm成為可能
據IBMji介紹，當今的主要晶片架構是橫向傳輸場效應半導體 (FET)，例如鳍式場效應半導體或 FinFET（因矽體類似于魚的背鳍而得名），它沿矽片表面将半導體分層。VTFET 則是将半導體垂直于矽警員，并引導電流垂直于矽片表面。這種新方法通過打破對半導體栅極長度、間隔厚度（spacer thickness）和觸點尺寸的實體限制來解決縮放障礙，以便優化包括性能和功耗在内的各種參數。
通過 VTFET，IBM成功地證明了在 CMOS 半導體設計中探索超越納米片技術的縮放是可能的。在這些先進的節點上，與按比例縮放的 FinFET 替代方案相比，VTFET 可帶來兩倍的性能提升或高達 85% 的功耗節約。1
新的 VTFET 架構展示了一種在納米片之外延續摩爾定律的方法。在今年5 月，谷歌宣布了一種 2 納米節點晶片設計，該設計将使晶片能夠在指甲大小的空間中安裝多達 500 億個半導體。而VTFET 繼續創新之旅，打開通往新可能性的大門。
過去，設計人員通過縮小栅極間距和布線間距，以将更多半導體封裝到晶片上。這适合所有元件的實體空間被稱為接觸式栅極間距 (Contacted Gate Pitch ：CGP)。縮小栅極和布線間距的能力使內建電路設計人員能夠在我們的裝置中将半導體從數千個增加到數百萬個，再到數十億個。但是，對于最先進的 FinFET 技術，間隔（space）、栅極和觸點的空間有限。那就意味着一旦達到了CGP極限，你就沒有空間繼續微縮了。
水準排列在矽片上的上的FET 配置。需要使用藍色顯示的虛拟隔離栅極（isolation gates）來隔離浪費空間的相鄰電路。
通過垂直定向電流，栅極、間隔和觸點不再受傳統方式的限制：我們有空間擴充 CGP，同時保持健康的半導體、觸點和隔離（隔離和淺溝槽隔離，STI：spacer and shallow trench isolation）尺寸。擺脫了橫向布局和電流流動的限制，我們能夠使用更大的源/漏觸點來增加器件上的電流。可以選擇栅極長度來優化器件驅動電流和洩漏，而隔離層厚度可以獨立優化以降低電容。我們不再被迫在栅極、spacer和觸點尺寸之間進行權衡，這可以提高開關速度并降低功耗。
新的 VFET 配置在晶圓上垂直排列層，通過縮小栅距和消除虛拟隔離栅顯着提高了密度縮放。
另一個關鍵的 VTFET 特性是能夠将 STI 用于相鄰電路隔離，以實作零擴散中斷 (ZDB：Zero-Diffusion Break) 隔離，而不會損失有源栅極間距。相比之下，橫向傳輸 FET 電路的密度受到電路隔離所需的雙或單擴散中斷的影響，這會影響進一步縮小技術的能力。
在十年前，我們可以看到橫向架構會在激進的栅極間距下達到縮放限制：實際上，每個器件元件都接近縮放限制。我們想找到可以打破這些障礙的其他途徑，我們的動機從未改變。我們的目标一直是為未來的技術生産具有競争力的裝置。
由于栅極間距比生産中已知的任何産品都更具侵略性，并且體矽片上栅極間距低于 45 nm 的 CMOS 邏輯半導體，我們相信 VTFET 設計代表着建構下一代半導體的巨大飛躍，這在未來幾年内将使更小、更強大和更節能的裝置成為可能。
GAA：2nm的半導體選擇
正如前文所說，IBM在今年五月已經公布了公司實作2nm的方式，讓我們再深入回顧一下IBM的實作方法。
據IBM介紹，他們推出的新型環栅 (Gate-All-Around：GAA) 納米片器件架構使其能夠在大約指甲大小的空間中內建 500 億個半導體。這讓他們為 2 納米 (nm) 節點的實作鋪平了道路。
不過IBM也強調，他們對 2 納米晶片節點的納米片半導體的示範也是對幾個較小裡裡程碑式的驗證，這些裡程碑向我們證明這種方案是可行的，以及 IBM 跨學科專家團隊在材料、光刻、內建、項目中的裝置、表征和模組化方面的合作是相得益彰的。
使用透射電子顯微鏡觀察到的一排 2 nm 納米片器件。2 nm 比單鍊人類 DNA 的寬度還小
IBM進一步指出，自他們在2012 年夏天首次提出用“Nanosheet”這個名字來描述其當時正在研究的新裝置架構後，公司一貫的想法就是開發一種片狀結構，而不是我們一直使用的納米線結構。在他們看來，這個新命名的納米片架構将能夠提供納米線所不具備的靜電優勢，同時還具備提高性能所需的密度。IBM強調，隻有通過這些特性的組合，IBM Research 才能提供優于FinFET 的半導體架構。
IBM還講到，公司納米片半導體架構的第二次疊代涉及一種新型的水準堆疊 GAA 晶片設計。半導體上的四個“gate”使優秀的電信号能夠通過晶片上的其他半導體并在它們之間傳遞。
納米片結構的 2 nm 半導體
IBM進一步強調，公司2nm的另一個裡程碑是2017 年。因為在當年他們正式推出了納米片半導體，同時他們也意識到半導體架構中的内部間隔子產品（inner spacer module ）将成為納米片性能的關鍵推動因素，而這可以通過降低栅極到源極/漏極的電容來實作。IBM表示，Inner spacers是關鍵的結構元件，因為它們定義了 GAA 器件的有效栅極長度。2019 年，該團隊與合作夥伴公司合作，使用幹壓痕技術（dry indent technique）開發了一種新的inner spacer工藝。這允許實作低于 1 nm 的工藝控制以及改進的inner spacer profile。
通過将這種新的幹式内部（dry inner spacer）隔離工藝與業界首個底部電媒體隔離（ bottom dielectric isolation）相結合，IBM能夠建立一個 12 納米的栅極長度，它隻有兩打原子長。全底電媒體隔離（full bottom dielectric isolation）方案的好處是它可以減少子通道洩漏（sub-channel leakage），提供對工藝變化的免疫力（immunity），并提供功率性能改進。
值得注意的是，半導體尺寸的最新進展——例如 10 nm、7 nm、5 nm 和現在的 2 nm 節點——指的是使用特定類型的半導體制造技術制造的特定一代晶片，很像 5G指最新的無線标準。在這種情況下，例如，2 nm 并不對應于傳統定義的接觸金屬線的一半間距。一般來說，較小的技術節點會産生較小的半導體，其中更多的半導體可以封裝到晶片上，使其更快、更節能。
在今年五月，IBM 研究人員還首次使用極紫外 (EUV) 光刻圖案化技術在前端 (FEOL) 處開發出寬度為 15 至 70 nm 的納米片器件，這證明該技術可産生比可見光更小的線條。FEOL 是內建電路制造的第一部分，其中半導體和其他元件在半導體中形成圖案。IBM表示，公司是第一個讨論将 EUV 引入 FEOL 的研究機構。IBM Research 的奧爾巴尼實驗室擁有業内最先進的 EUV 光刻工具之一。能更精确地控制納米片寬度，并極大地簡化了将低功耗和高性能設計放在同一晶片上的過程。
據IBMjIE橫掃，公司第一款 2 nm 半導體中另一個值得強調的關鍵進步是我們開發了一種新的多門檻值電壓 (Multi-Vt) 器件，其洩漏水準跨越三個數量級。這使裝置制造商能夠更好地選擇底層晶片架構所需的性能水準。
IBM表示，較之使用7 納米處理器技術的手機（如 iPhone 11、三星 Galaxy S10 和谷歌 Pixel 5），使用2 納米處理器的手機可以将電池壽命提高四倍。基于平均使用情況，這意味着手機隻能需要每四天充電一次。
使用相同的功率，擴充到 2 nm 晶片節點半導體相當于比今天的 7 nm 晶片提高大約 45% 的性能。在相同的性能水準下，這大約可以節省 75% 的電量。這種功率/性能組合對于加速通過混合雲環境傳遞的進階認知、邊緣和其他計算平台以及為與量子計算機一起運作而建構的加密加速器的開發和傳遞至關重要。
IBM Research 在當時表示，公司将繼續探索繼續擴充到 1 nm （開頭提到的VTFET）及更先進工藝的方法。突破這些障礙對于使 IBM 能夠繼續提供企業采用最新、最先進的人工智能和混合雲技術所依賴的硬體至關重要。
在IBM看來，盡管我們距離制造 2 nm 節點晶片還有幾年的時間，但 IBM Research 的創新直接融入了我們的商業産品路線圖。例如，業界首款商用 7 nm 處理器是基于 IBM Research 在2015 年的突破。
展望未來，IBM希望能憑借其在半導體創新方面的領先地位，讓雲提供商或其他大型資料中心營運商可以使用更少的伺服器來完成相同數量的工作，進而降低能源成本和碳足迹。