登录
verilog 数组电路基础 Setup和holdup 亚稳态 建立时间 保持时间
07-15
fpga verilog 建立时间 保持时间 FPGA时序
建立时间 触发器 数据
11-01
时序约束 时序分析 建立时间
系统延时 部署方式 通信系统 方案设计 建立时间 工作过程 工作原理 实验搭建 多路复用 优化作用
05-25
遇到的问题 时间分配 执行计划 建立时间 自我管理
05-20
fpga 时序分析 建立时间 保持时间 时间余量
05-03
魔兽世界 建立时间
04-19
数字IC 建立时间 组合逻辑 寄存器
05-10
考古学家 真实写照 建立时间
04-06
建立时间 开发板 原理图
09-09
引脚 建立时间 上升沿
04-14
案例分享 建立时间
03-18
fpga 建立时间 保持时间 时序 数字电路
03-07
管理工具 第一节课 每日学习 时间间隔 时间管理 时间工具 建立时间 学习目标 学习感悟 学习任务
02-25
时间的流逝 积极主动 时间管理 建立时间 学习时间 2022
11-16
寄存器 建立时间 上升沿 数据 时序分析
08-20
fpga 关键路径 时序分析 建立时间 脉冲宽度
10-26
fpga 初始化 关键路径 时序分析 建立时间
上升沿 主时钟 建立时间 下降沿 系统设置
11-11
![数电基础：触发器的建立时间与保持时间及亚稳态1. 亚稳态（Metastability）的物理意义2. 什么是亚稳态3. 亚稳态产生的原因4. Setup 和Holdup时间5. 异步复位恢复时间6. 建立时间、保持时间违例（violation）7. 亚稳态的恢复时间8. 寄存器的MTBF[图]](data:image/gif;base64,R0lGODlhAQABAIAAAP///wAAACwAAAAAAQABAAACAkQBADs=)
