1. 概述：
最近看到一篇关于1Xnm 2D TLC read disturb特性介绍，虽然年代略久远，当前2D TLC也不主流，但是原理差异不大，对研发很有帮助。 以下实验的nand flash为1xnm TLC。 具体read disturb原理，可以参考之前的文章： https://blog.csdn.net/ibanezjem/article/details/78914785?spm=1001.2014.3001.5501
2. Read disturb & data retention:
2.1 Data retention
图2.1 200PECS block，在85℃，retention 14天的Vth分布情况
从图1.1看到，Vth整体左移，主要原因是浮栅电子流失。
2.2 Read disturb
图2.2 1PECS block，在遍历全部WL读1次和读100K次，Vth情况
从图1.2看到，100K cycles读操作后，可以看到处于低电平cells的Vth会向右偏移(原因为读导致的弱编程)，为高电平的cells的向左偏移（电子从IPD流失到控制栅）。
2.3 对比
图2.3 read和retention对Vref(读最优测量电压)的影响
图1.3对应2.1和2.2章节的结论。
2.4 总结：
Data retention主要造成Vth左移；read disturb影响:weak-program对低电平的cells造成往右偏移；高电平的cells由于电子流失造成Vth左移。
3. Edge WL:
Edge WL，本文指的是WL0和WL85，靠近drain select-line和source select-line的WL。
3.1 出错机理
由于靠近select-line，channel电场提高，从而使得更多的热电子进入浮栅，导致出错率更高（至于为什么会影响channel，需要继续研究）。
3.2 出错现象
图3.1 (a)不同WL在多次整块读后BER情况 (b)NAND的结构
可以看到，WL0和WL85，在经过多次读操作后，出错比特比率明显比其它WL要高。
图3.2 多次整块读后，WLs的最优Vref
图3.2显示edge WL收到read disturb的影响比其它WLs更大。
3.3 总结
由于一个block中，只要有一条WL超过ECC纠错能力，那么这个block就是一个bad block了。根据木桶效应，edge WLs某种程度决定了这个block对read disturb耐受程度的下限。 有部分nand flash，在临近select-line的位置，使用SLC mode or MLC mode来规避此问题。
4. 读指定WL的影响
之前实验是，对block内所有的page遍历进行读操作，现在只选择一条WL的进行读，分析读指定WL对其它WLs的影响。（本次指定WL读一圈，实际上是读86次）
4.1 指定WL读操作影响
图4.1 重复读不同WL后，各WL的BER情况
从图4.1看到，read disturb主要影响那些与被读WL相邻的WLs。
4.2 影响机理
图4.2 read disturb影响机理
图4.3 cell结构
图4.2 处于目标WL右边的WL(n+1), 在读操作的时候，channel电压收到Vread影响而提高，在水平高电场和垂直高电场的影响，热电子进入WL(n+1)的浮栅。 处于目标WL左边的WL(n-1), CG上的Vread会更高（具体原因不清楚，后续后空研究），从而造成有电子进入WL(n-1)的浮栅。
5. Read disturb对page的影响
图5.1 read disturb对lower、middle、upper page的影响
上图是read disturb对一条WL中三个page的影响，一条WL的编码情况请见上图a，由于read disturb对Vth低的影响较大，对应的lower page和middle page的编码位置，从b、c、d、e、f图可以看到，lower page影响最大，middle page和upper page影响差不多（“G” state的左偏影响upper page）。
6. 总结
本文基于1xnm NAND flash进行分析，如果flash架构调整了，或者WL中编码不一样，得到的read disturb特性也会不一样。本文章提供了很好的分析方法，得到的数据对FW的处理很有帮助。 有疏漏的地方请提出，谢谢。