FPGA/CPLD数字电路设计经验分享

 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间

1 数字电路设计中的几个基本概念：

1.1 建立时间和保持时间：

建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。 如图1 。 数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间（如图2）

图1 建立时间和保持时间关系图

注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。

建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。

1.2 FPGA 中的竞争和冒险现象

信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。（与分立元件不同，由于PLD内部不存在寄生电容电感，这些毛刺将被完整的保留并向下一级传递，因此毛刺现象在PLD、FPGA设计中尤为突出）图2是一个逻辑冒险的例子，从图3的仿真波形可以看出，"A、B、C、D"四个输入信号经过布线延时以后，高低电平变换不是同时发生的，这导致输出信号"OUT"出现了毛刺。（我们无法保证所有连线的长度一致，所以即使四个输入信号在输入端同时变化，但经过PLD内部的走线，到达或门的时间也是不一样的，毛刺必然产生）。可以概括的讲，只要输入信号同时变化，（经过内部走线）组合逻辑必将产生毛刺。 将它们的输出直接连接到时钟输入端、清零或置位端口的设计方法是错误的，这可能会导致严重的后果。 所以我们必须检查设计中所有时钟、清零和置位等对毛刺敏感的输入端口，确保输入不会含有任何毛刺

图2 存在逻辑冒险的电路示例

图3 图2所示电路的仿真波形

冒险往往会影响到逻辑电路的稳定性。时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题。

如何处理毛刺

我们可以通过改变设计，破坏毛刺产生的条件，来减少毛刺的发生。例如，在数字电路设计中，常常采用格雷码计数器取代普通的二进制计数器，这是因为格雷码计数器的输出每次只有一位跳变，消除了竞争冒险的发生条件，避免了毛刺的产生。

毛刺并不是对所有的输入都有危害，例如D触发器的D输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统造成危害，我们可以说D触发器的D输入端对毛刺不敏感。 根据这个特性，我们应当在系统中尽可能采用同步电路，这是因为同步电路信号的变化都发生在时钟沿，只要毛刺不出现在时钟的沿口并且不满足数据的建立和保持时间，就不会对系统造成危害。 （由于毛刺很短，多为几纳秒，基本上都不可能满足数据的建立和保持时间）

去除毛刺的一种常见的方法是利用D触发器的D输入端对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输出信号，这种方法类似于将异步电路转化为同步电路。 图4给出了这种方法的示范电路，图5是仿真波形。

如前所述，优秀的设计方案，如采用格雷码计数器，同步电路等，可以大大减少毛刺，但它并不能完全消除毛刺。 毛刺并不是对所有输入都有危害，例如D触发器的D输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统造成危害。因此我们可以说D触发器的D输入端对毛刺不敏感。但对于D触发器的时钟端，置位端，清零端，则都是对毛刺敏感的输入端，任何一点毛刺就会使系统出错，但只要认真处理，我们可以把危害降到最低直至消除。下面我们就对几种具体的信号进行探讨。

1.3 清除和置位信号在FPGA的设计中，全局的清零和置位信号必须经过全局的清零和置位管脚输入，因为他们也属于全局的资源，其扇出能力大，而且在FPGA内部是直接连接到所有的触发器的置位和清零端的，这样的做法会使芯片的工作可靠、性能稳定，而使用普通的IO脚则不能保证该性能。

在FPGA的设计中，除了从外部管脚引入的全局清除和置位信号外在FPGA内部逻辑的处理中也经常需要产生一些内部的清除或置位信号。清除和置位信号要求象对待时钟那样小心地考虑它们，因为这些信号对毛刺也是非常敏感的。

在同步电路设计中，有时候可以用同步置位的办法来替代异步清0。在用硬件描述语言的设计中可以用如下的方式来描述：

异步清0的描述方法：

process(rst,clk)

begin

if rst=’1’ then

count<=(others=>’0’);

elsif clk’event and clk=’1’ then

count<=count+1;

end if;

end process;

同步清0的描述方法：

process

begin

wait until clk’event and clk=’1’;

if rst=’1’ then

count<=(others=>’0’);

else

count<=count+1;

end if;

end process;

1.4 触发器和所存器：

我们知道，触发器是在时钟的沿进行数据的锁存的，而所存器是用电平使能来锁存数据的。所以触发器的Q输出端在每一个时钟沿都会被更新，而所存器只能在使能电平有效器件才会被更新。在FPGA设计中建议如果不是必须那么应该尽量使用触发器而不是所存器。

那么在使用硬件描述语言进行电路设计的时候如何区分触发器和所存器的描述方法哪？其实有不少人在使用的过程中可能并没有特意区分过，所以也忽略了二者在描述方法上的区别。下面是用VHDL语言描述的触发器和所存器以及综合器产生的电路逻辑图。

触发器的语言描述：

process

begin

wait until clk’event and clk=’1’;

q<=d;

end process;

所存器的语言描述：

process(en,d)

begin

if en=’1’ then

q<=d;

end if;

end process;

由上述对Latch的描述可见，其很容易于选择器的描述相混淆，用VHDL语言对选择器的描述方法如下：

process(en,a,b)

begin

if en=’1’ then

q<=a;

else

q<=b;

end if;

end process;

2 FPGA/CPLD 中的一些设计方法

2.1 FPGA 设计中的同步设计

异步设计不是总能满足(它们所馈送的触发器的)建立和保持时间的要求。因此，异步输入常常会把错误的数据锁存到触发器，或者使触发器进入亚稳定的状态,在该状态下，触发器的输出不能识别为l或0。如果没有正确地处理，亚稳性会导致严重的系统可靠性问题。

另外，在FPGA的内部资源里最重要的一部分就是其时钟资源（全局时钟网络），它一般是经过FPGA的特定全局时钟管脚进入FPGA内部，后经过全局时钟BUF适配到全局时钟网络的，这样的时钟网络可以保证相同的时钟沿到达芯片内部每一个触发器的延迟时间差异是可以忽略不计的。

在FPGA中上述的全局时钟网络被称为时钟树，无论是专业的第三方工具还是器件厂商提供的布局布线器在延时参数提取、分析的时候都是依据全局时钟网络作为计算的基准的。如果一个设计没有使用时钟树提供的时钟，那么这些设计工具有的会拒绝做延时分析有的延时数据将是不可靠的。

在我们日常的设计中很多情形下会用到需要分频的情形，好多人的做法是先用高频时钟计数，然后使用计数器的某一位输出作为工作时钟进行其他的逻辑设计。其实这样的方法是不规范的。比如下面的描述方法：

process

begin

wait until clk’event and clk=’1’;

if fck=’1’ then

count<=(others=>’0’);

else

count<=count+1;

end if;

end process;

process

begin

wait until count(2)’event and count(2)=’1’ ;

shift_reg<=data;

end process;

在上述的第一个process电路描述中，首先计数器的输出结果（count(2)）相对于全局时钟clk已经产生了一定的延时（延时的大小取决于计数器的位数和所选择使用的器件工艺）；而在第二个process中使用计数器的bit2作为时钟，那么shift_reg相对于全局clk的延时将变得不好控制。布局布线器最终给出的时间分析也是不可靠的。这样产生的结果波形仿真如下图所示：

正确的做法可以将第二个process这样来写。

process

begin

wait until clk’event and clk=’1’ ;

if count(2 downto 0)=”000” then

shift_reg<=data;

end if;

end process;

或者分成两步来写：

process(count)

begin

if count(2 downto 0)=”000” then

en<=’1’;

else

en<=’0’;

end if;

end process;

process

begin

wait until clk’event and clk=’1’ ;

if en=’1’ then

shift_reg<=data;

end if;

end process;

这样做是相当于产生了一个8分频的使能信号，在使能信号有效的时候将data数据采样到shift_reg寄存器中。但此种情形下shift_reg的延时是相对于全局时钟clk的。下面的图形更能看得清楚。

2.2 FPGA 设计中的延时电路的产生：

在日常的电路设计中，有时候我们需要对信号进行延时处理来适应对外接口的时序关系，最经常也是最典型的情况是做处理机的接口；因为与处理的接口时序关系是异步的，而一个规范的FPGA设计应该是尽可能采用同步设计。那么遇到这种情况该如何处理呢？

首先在FPGA中要产生延时，信号必须经过一定的物理资源。在硬件描述语言中有关键词Wait for xx ns，需要说明的是该语法是仅仅用于仿真而不能用于综合的，可综合的延时方法有：

使信号经过逻辑门得到延时（如非门）； &#61550;

使用器件提供的延时单元（如Altera公司的LCELL，Xilinx公司的）； &#61550;

注意：当使用多级非门的时候综合器往往会将其优化掉，因为综合器会认为一个信号非两次还是它自己。

需要说明的是在FPGA/CPLD内部结构是一种标准的宏单元，下图是Xilinx公司的Spartans II系列器件的一个标准宏单元。虽然不同的厂家的芯片宏单元的结构不同，但概括而言都是由一些组合逻辑外加一或二个触发器而构成。在实际应用中，当一个模块内的组合逻辑被使用了那么与其对应的触发器也就不能用了；同样如果触发器单元被用了那么组合逻辑单元也就废了。这就是有时候（特别是使用CPLD）虽然设计使用的资源并不多但布局布线器却报告资源不够使用的原因。

现面的一个例子是前一段时间我在公司遇到的一个设计。设计使用Altera公司的EPM7256型号的CPLD。该设计实际使用的寄存器资源只有109个，占整个器件资源的42%。可是该设计使用了如下图所示的延时方法来做处理器接口的时序：

在该电路的设计中使用了大量的LCELL来产生100多纳秒的延时，这样做的后果是虽然整个电路的触发器资源只使用了42%，可是用MaxplusII进行布局布线已经不能够通过了。而且我怀疑经过这么多逻辑的延时后所产生的信号还能保持原来的性能不。

当需要对某一信号作一段延时时，初学者往往在此信号后串接一些非门或其它门电路，此方法在分离电路中是可行的。但在ＦＰＧＡ中，开发软件在综合设计时会将这些门当作冗余逻辑去掉，达不到延时的效果。用ALTERA公司的MaxplusII开发ＦＰＧＡ时，可以通过插入一些ＬＣＥＬＬ原语来产生一定的延时，但这样形成的延时在ＦＰＧＡ芯片中并不稳定，会随温度等外部环境的改变而改变，因此并不提倡这样做。在此，可以用高频时钟来驱动一移位寄存器，待延时信号作数据输入，按所需延时正确设置移位寄存器的级数，移位寄存器的输出即为延时后的信号。此方法产生的延时信号与原信号比有误差，误差大小由高频时钟的周期来决定。对于数据信号的延时，在输出端用数据时钟对延时后信号重新采样，就可以消除误差。

对于这样大的延时我建议的实现方法是采用时钟锁存来产生延时的方法，我们知道当一个信号用时钟锁存一次，将会占用一个触发器资源，信号会向后推移一个时钟周期；该同事的设计里CPLD芯片正好连接有32MHz的时钟，那么每用时钟锁存一次ssp信号就会推移31ns，这样只需多使用3个触发器资源就可以达到目的了。电路图和仿真波形如下图所示：当然这样做对原来信号高低电平的宽度会稍有改变，但只要是在与其接口的芯片的容许范围之内就不会影响到功能的实现。

2.3 如何提高系统的运行速度

同步电路的速度是指同步时钟的速度。同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间处理的数据量就愈大.我们先来看一看同步电路中数据传递的一个基本模型，如下图：

（Tco是触发器时钟到数据输出的延时；Tdelay是组合逻辑的延时；Tsetup是触发器的建立时间）

假设数据已经被时钟的上升沿打入D触发器，那么数据到达第一个触发器的Q端需要Tco，再经过组合逻辑的延时Tdelay到达的第二个触发器的D端，要想时钟能在第二个触发器再次被稳定的锁入触发器，则时钟的延迟不能晚于Tco+Tdelay+Tsetup，（我们可以回顾一下前面讲过的建立和保持时间的概念，就可以理解为什么公式最后要加上一个Tdelay） 由以上分析可知：最小时钟周期：T=Tco+Tdelay+Tsetup 最快时钟频率 F= 1/T PLD开发软件也正是通过这个公式来计算系统运行速度 Fmax

注：在这个逻辑图中有个参数：Tpd ,即时钟的延时参数，我们在刚才做时间分析的时候，没有提这个参数，（如果使用PLD的全局时钟型号，Tpd可以为0，如果是普通时钟，则不为0）。所以如果考虑到时钟的延时，精确的公式应该是T=Tco+Tdelay+Tsetup-Tpd。当然以上全部分析的都是器件内部的运行速度，如果考虑芯片I/O管脚延时对系统速度的影响，那么还需要加一些修正。

由于Tco、Tsetup是由具体的器件和工艺决定的，我们设计电路时只可以改变Tdelay。所以缩短触发器间组合逻辑的延时是提高同步电路速度的关键。由于一般同步电路都不止一级锁存（如图3），而要使电路稳定工作，时钟周期必须满足最大延时要求，缩短最长延时路径，才可提高电路的工作频率。

如图2所示：我们可以将较大的组合逻辑分解为较小的几块，中间插入触发器，这样可以提高电路的工作频率。这也是所谓“流水线”（pipelining）技术的基本原理。

对于图3的上半部分，它时钟频率受制于第二个较大的组合逻辑的延时，通过适当的方法平均分配组合逻辑，可以避免在两个触发器之间出现过大的延时，消除速度瓶颈。

FPGA/CPLD 开发软件中也有一些参数设置，通过修改这些设置，可以提高编译/布局布线后系统速度，但是根据经验这种速度的提高是很有限的，假如按照要求我们需要设计一个可以工作到50MHz的系统，实际布局布线器报告出来的Fmax只有40MHz，此时如果我们使用布局布线器的设置选项最多可以提高到45MHz，这还是运气比较好的情况。而且你必须了解这些选项的含义、使用背景等。

其实在一个设计里影响速度的瓶颈经常只会有几条，我们将延时最大的路径称作关键路径。当设计的运行速度不符合系统设计要求的时候我们可以首先找到不能满足要求的关键路径，按照上述的方法将关键路径上的组合逻辑拆分成多个中间用触发器隔开，这样很容易就可以从根本上提升系统的运行速度了。

有的设计在设计开始就知道那部分电路会产生比较大的组合逻辑，导致速度瓶颈的产生，那么就应该在开始就想好解决办法。比如现在设计需要产生一个32位的加法器，并且要求能够工作在50MHz。根据经验直接用32位加法器肯定是达不到50MHz的要求的，这时我们可以将其分成3个12位计数器来操作，后面的计数器只要将前面计数器结果的高位（进位位）相加就可以了。

下面是原来在宽带接入服务器设计中的流量统计单元中的32位加法器的描述：

----------------------------------------------------------

---- flow count element

----------------------------------------------------------

-----temporary computing 12 bits adder

process(Count_0_en,count_buffer,Len,Carry_0_0,Carry_0_1)

begin

case Count_0_en is

---1st Step addition (10 downto 0) + (10 downto 0)

when "001" => add_12_a_0 <= ('0' & count_buffer(0)(10 downto 0));

add_12_b_0 <= ('0' & Len(10 downto 0));

---2nd Step addition (21 downto 11) + Carry_0_0

when "010" => add_12_a_0 <= ('0' & count_buffer(0)(21 downto 11));

add_12_b_0 <= ("00000000000" & Carry_0_0);

---3rd Step addition (31 downto 22) + Carry_0_1

when "100" => add_12_a_0 <= ("00" & count_buffer(0)(31 downto 22));

add_12_b_0 <= ("