計算機組成原理CPU的結構和功能
算術邏輯單元 狀态條件寄存器 程式記數器PC 位址寄存器AR 位址總線ABUS 資料總線DBUS 累加器AC 緩沖寄存器DR CPU ALU 指令寄存器IR 指令譯碼器 操作控制器 時序産生器 時鐘 狀态回報 取指控制 執行控制 c c c c +1 000 020 20 21 22 23 24 30 31 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 020 CLA CLA 000 021 算術邏輯單元 狀态條件寄存器 程式記數器PC 位址寄存器AR 位址總線ABUS 資料總線DBUS 累加器AC 緩沖寄存器DR CPU ALU 指令寄存器IR 指令譯碼器 操作控制器 時序産生器 時鐘 狀态回報 取指控制 執行控制 c c c c +1 20 21 22 23 24 30 31 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 020 CLA CLA 000 021 ADD指令的指令周期 ADD指令的指令周期由三個CPU周期組成。 第一個CPU周期為取指令階段。 第二個CPU周期中将操作數的位址送往位址寄存器并完成位址譯碼。 在第三個CPU周期中從記憶體取出操作數并執行相加的操作。 一個CPU周期 一個CPU周期 取指令階段 執行指令階段 開始 取指令 PC+1 對指令 譯碼 送操作數 位址 取下條指令 PC+1 取出操作數 執行加 操作 一個CPU周期 算術邏輯單元 狀态條件寄存器 程式記數器PC 位址寄存器AR 位址總線ABUS 資料總線DBUS 累加器AC 緩沖寄存器DR CPU ALU 指令寄存器IR 指令譯碼器 操作控制器 時序産生器 時鐘 狀态回報 取指控制 執行控制 c c c c +1 20 21 22 23 24 30 31 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 021 ADD ADD 30 000 021 000 022 000 030 000 006 0+6=6 000 006 STA指令的指令周期 STA指令的指令周期由四個CPU周期組成。其中第一個CPU周期仍然是取指令階段，其過程和CLA指令、ADD指令完全一樣，不同的是此階段中程式計數器加1後變為023，因而為取第四條指令做好了準備。我們假定，第一個CPU周期後結束，“STA 40”指令已放入指令寄存器并完成譯碼測試。 算術邏輯單元 狀态條件寄存器 程式記數器PC 位址寄存器AR 位址總線ABUS 資料總線DBUS 累加器AC 緩沖寄存器DR CPU ALU 指令寄存器IR 指令譯碼器 操作控制器 時序産生器 時鐘 狀态回報 取指控制 執行控制 c c c c +1 20 21 22 23 24 30 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 022 STA STA 40 000 022 000 023 000 040 000 006 000 006 000 006 NOP指令和JMP指令的指令周期 NOP指令是一條空指令，包含兩個CPU周期，第一個周期取指令，第二個周期執行指令，因是空指令，是以操作控制器不發出任何控制信号。 JMP指令由兩個CPU周期組成，第一個周期是取指令周期，同其他指令。第二個周期為執行階段，CPU把指令寄存器中的位址碼部分21送到程式計數器，進而用新内容21代替PC原先的内容25，這樣，下一條指令将不從25單元中讀出，而從21電源開始讀出并執行，進而改變了程式原先的執行順序 。 算術邏輯單元 狀态條件寄存器 程式記數器PC 位址寄存器AR 位址總線ABUS 資料總線DBUS 累加器AC 緩沖寄存器DR ALU 指令寄存器IR 指令譯碼器 操作控制器 時序産生器 時鐘 狀态回報 取指控制 執行控制 c c c c +1 20 21 22 23 24 30 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 024 JMP 21 JMP 21 000 024 000 021 000 006 000 006 000 025 000 021 用方框圖語言表示指令周期 在進行計算機設計時，可以采用方框圖語言來表示一條指令的指令周期。 一個方框代表一個CPU周期，方框中的内容表示資料通路的操作或某種控制。 一個菱形符号代表某種判别或測試，不過時間它依附于它前面一個方框的CPU周期，而不單獨占用一個CPU周期。 符号“~”代表一個公操作 。 PC→AR →ABUS DBUS →DR →IR PC +1