[作業系統精髓與設計原理筆記] Chapter1 計算機系統概述

Chapter1 計算機系統概述

1.1 基本構成

1. 4個主要的結構化部件：處理器、主存、輸入/輸出子產品、系統總線

2. 處理器與存儲器交換資料：MAR、MBR

   處理器與輸入/輸出子產品交換資料：I/O AR、I/O BR

   處理器中的PC、IR

   

1.2 微處理器的發展

​ 略

1.3 指令的執行

1. 指令周期：取指階段、執行階段
2. 程式計數器PC、指令寄存器IR
3. 指令的4種主要操作：處理器與存儲器資料傳輸、處理器與輸入/輸出子產品資料傳輸、資料處理(處理器可進行算術操作和邏輯操作)、控制(改變執行順序)
4. example(包含處理器與存儲器資料傳輸、資料處理)

   

​ (1) PC=300，處理器從位址為300的存儲器單元取指令1940，将指令放入IR，PC遞增為301

​ (2) 執行該指令，處理器從位址為940的存儲器單元取資料0003，放入累加器AC

​ (3) PC=301，處理器從位址為301的存儲器單元取指令5941，将指令放入IR，PC遞增為302

​ (4) 執行該指令，處理器從位址為941的存儲器單元取資料0002，與AC中資料相加，結果存回AC

​ (5) PC=302，處理器從位址為302的存儲器單元取指令2941，将指令放入IR，PC遞增為303

​ (6) 執行該指令，處理器将AC中資料存入位址為941的存儲器單元

1.4 中斷

1. 常見中斷類别：程式中斷、時鐘中斷、I/O中斷、硬體失效中斷
2. 指令周期

   

3. 長I/O等待與短I/O等待的程式時序分析
4. 中斷處理時的軟硬體事件

5. 處理多個中斷

   (1) 在處理一個中斷時，禁止再發生中斷

   (2) 定義中斷優先級，允許高優先級中斷打斷低優先級中斷的運作

1.5 存儲器的層次結構

1. 計算機存儲器設計的目标：速度、容量與價格之間的權衡
2. 存儲器層次結構

   

​ 存儲器層次從上往下：處理器的寄存器、高速緩存、記憶體、磁盤

​ (1) 每bit的價格遞減

​ (2) 存取速度遞減

​ (3) 容量遞增

​ (4) 處理器通路頻率遞減

1.6 高速緩存

1. 高速緩存的意義：處理器執行指令的速度受存儲周期限制，速度與成本的權衡下，考慮利用局部性原理，在寄存器與記憶體之間增加一個容量小且速度快的存儲器
2. 通路局部性原理：高速緩存與記憶體之間進行塊傳遞
3. 高速緩存的多級使用

   

4. 原理

   (1) 記憶體容量為 2 n 2^n 2n個字，每個塊(block)包含K個字，共有 M = 2 n / K M=2^n/K M=2n/K個塊

   (2) 高速緩存中有C個存儲槽(slots)，每個槽有K個字和一個标簽(辨別存儲的塊)

   (3) (RA為處理器讀取的字的位址)，處理器讀取字時，若包含RA的塊不在高速緩存中，則處理器通路記憶體中包含RA的塊，為其配置設定高速緩存槽，然後把記憶體中的塊載入高速緩存槽，同時把RA中的字傳遞給CPU；若包含RA的塊在高速緩存中，直接取RA中的字傳遞給CPU

1.7 直接記憶體存取

1. 執行I/O操作的技術：可程式設計I/O、中斷驅動I/O、直接記憶體存取(DMA)

   (1) 可程式設計I/O操作：處理器給I/O子產品發指令來執行指令後，要定期檢查其狀态以确定I/O操作是否完成，處理器要等待很長的時間

   (2) 中斷驅動I/O

2. 直接記憶體存取(DMA, direct memory access)

   (1) 處理器向DMA子產品發送指令後，DMA子產品直接與存儲器傳送整個資料塊，完成後DMA子產品向處理器發出一個中斷信号

   (2) 處理器向DMA子產品發送的指令包括：是否請求開始讀寫操作，I/O裝置的位址，存儲器單元，讀寫的字數

1.8 多處理器和多核計算機組織結構

1. 對稱多處理器(SMP)

   (1) 定義：多個性能可比的處理器、共享記憶體和I/O裝置(通過系統總線)、共享對I/O裝置的通路、可執行相同功能、由統一的作業系統控制，可進行作業、程序、檔案和資料元素等級别的互動

   (2) 與單處理器對比

   1) 性能提升

   2) 可用性：單個處理器失效不會導緻停機

   3) 漸增式成長

   4) 可伸縮性

   (3) 組織結構

   

   高速緩存一緻性問題通常通過硬體解決
2. 多核計算機：将多個處理器(核)組裝在同一塊矽(片)上的計算機，又稱為晶片多處理器