随着源同步時序電路的發展，越來越多的并行總線開始采用這種時序控制電路，最典型的代表當屬目前炙手可熱的DDRx系列。下圖這種點到點結構的同步信号，對于攻城獅來說，設定等長限制就非常easy了圖檔。
But，對于有4、6、8、、、等多顆DDR晶片的ACC同步信号來說，要設定等長限制簡直就是一場噩夢圖檔，不僅信号數量較多，而且拓撲結構十分複雜，于是，加班就這麼不愉快的産生了。
對于多負載的信号來說，在Allegro中通常有兩種令攻城獅們喜聞樂見圖檔的等長設定方法：
一、【拓撲模版法】
1、對NetGroup提取拓撲模版，設定好模版的等長限制參數。
2、軟體會十分智（sha）能（sha）的自動映射到該NetGroup下的每一根信号。
然而，這樣做可能會存在令人頭疼圖檔的問題：
（1）有的信号所接負載與模版不一樣時，