DDR2設計資料衆多，每家設計規則并不完全一緻，也沒有統一的标準，是以本人綜合多家設計參考，編寫了下面的設計指導，此指導完全設用于DDR2的Memory Down設計。
1. 信号分組：
通常将DDR2信号線按照如下形式分組，以便合理的進行設計。
⑴Data Group0: DQ0-DQ7,DM0,DQS0(/DQS0)
Data Group1: DQ8-DQ15,DM1,DQS1(/DQS1)
。。。。。。。。。。。。。。。。。。
。。。。。。。。。。。。。。。。。。
Data Group7: DQ56-DQ63,DM7,DQS7(/DQS7)
⑵Address/CMD Group: SDA0- SDA12(SDA15),SDBA0, SDBA1,/SDRAS,/SDCAS,/SDWE
⑶Control Group: SDCS0-SDCS3,SDCKE0-
SDCKE3,SDODT0-SDODT3
⑷Clock Group: SCLK0-SCLK3，SCLKN0-SCLKN3
2. 信号布線順序：
通常布線順序根據分組情況而定，具體順序如下。具體情況具體對待，此僅建議。
1) Data/Strobe→Address/CMD→Control →Clock→ Power
3. 信号組組内及組間信号長度控制：
1） 信号之間的長度控制見下表：
| Data/Strobe0 | Data/Strobe1-7 | Address/CMD | Control | Clock | |
| Data/Strobe0 | 20mils | 100 mils | - | - | 250mils |
| Data/Strobe1-7 | 100mils | 20 mils | - | - | 250mils |
| Address/CMD | - | - | 100 mils | - | 100 mils |
| Control | - | - | 100 mils | 100 mils | |
| Clock | 250 mils | 250 mils | 100 mils | 100 mils | 5mils |
2） Intel具體信号等長要求如下：
3） 待補充。
4. 信号組組内及組間信号間距控制：
| 相同組内 | 其他DDR2信号 | 非DDR2信号 | |
| Data/Strobe0 | 10mils | 15 mils | 25 mils |
| Address/CMD | 10mils | 15 mils | 25 mils |
| Control | 10mils | 15 mils | 25 mils |
| Clock | 15mils | 20 mils | 25 mils |
5. 信号走線阻抗控制：
| Intel | Freescale | 其他廠商 | 通常 |
| 單端信号 | 42 ohm | 50-60 ohm | 55 ohm |
| 差分信号 | 70 ohm | 100-12 ohm | 100 ohm |
6. Clock信号組走線：
1) 走線長度：Intel要求在500-5000mil以内，建議盡量縮短走線長度。
2) 走線寬度：4-8mil，通常走線5mil。
3) 阻抗控制：見上訴第5條。
4) 過孔數量：根據負載數量定，越少越好。
5) 串接電阻：在CLK及/CLK上各串接0 ohm電阻，通常靠近驅動端放置。
6) 并聯電阻：在CLK及/CLK間并接100 ohm電阻，通常靠近負載端放置。
7) 并聯電容：建議在CLK及/CLK間并聯pF電容，可用于調整時鐘信号相 位，通常使用5pF并靠近負載端放置。
8） 差分Clock信号間并聯電阻拓撲參考如下：
9) 待補充。
7. 電阻比對阻抗：
1） 串聯電阻：DDR2内部Data/Strobe信号已有ODT電阻，走線上不需配置。
2） 并聯電阻：Address/CMD和Control需要上拉至VTT，通常使用49.9或56 ohm阻排。
3） 待補充。
8. VREF走線：
1) 走線寬度：建議20mil以上。
2) 走線間距：建議25mil以上。
3) 包地走線：條件允許下。
4) 去耦電容：盡量靠近IC的管腳處，常用兩個數量級電容濾波（100nF和1nF）。
5) 待補充。
9. VTT走線：
1） 走線寬度：最小150mil，一般在表層或底層進行孤島鋪銅。
2） 上拉電阻：常用阻排，通常直接放置在VTT銅皮上并就近打孔。
3） 去耦電容：每4個電阻（或一個4電阻阻排）放置一個去耦電容，常用0.1uF電容。
4） 儲能電容：在VTT孤島銅兩端各放置兩個電容，常用4.7uF和220uF電容。
5） 待補充
10. Vsense走線：
1) 走線寬度：建議20mil以上。
2） 走線間距：建議20mil以上。
3） 串接電阻：常在Vsense走線上串接0ohm電阻，可将電阻放置在VTT孤島銅邊上。
4） 待補充
11. 拓撲結構參考：
1) Fidus 設計參考
2) Micron 設計參考。其中需要注意1stT、2stT、TL5、TL6的說明。
3) Intel參考設計。
4) 當然，以上僅是以單通道4片SDRAM為例。還有2片、8片、16片以及多通道等設計情況，具體案例具體分析，隻要是正确的拓撲，便于走線且能夠滿足設計要求，均可采用。以上拓撲也适用于反正對貼SDRAM。
5) 待補充
12. 其他建議：
1） 所有信号走線都應有完整的參考平面，不要跨越平面分割布線，確定其信号回流平面完整。
2） 布線距離其參考平面邊緣距離應大于30mil，。
3） 蛇形走線應滿足3W原則。
4） 待補充。
總結：
以上是本人參考多家設計要求進行整理，編寫的設計指導。其中不乏較嚴格的設計要求，并不一定完全按照上述設計才可實作DDR2的設計。每個案例情況不一樣，是以每個具體設計也會不一樣。 當然，越是嚴格的要求，所實作的系統将會越穩定，其穩定餘量将會越大。
名詞解釋：
1. DRR2：DDR2/DDR II（Double Data Rate 2）SDRAM是由JEDEC（電子裝置工程聯合委員會）開發的記憶體技術标準，與DDR雖然同是采用了在時鐘的上升/下降延同時進行資料傳輸的基本方式，但DDR2卻擁有兩倍于上一代DDR記憶體預讀取能力（即：4bit資料讀預取）。即DDR2記憶體每個時鐘能夠以4倍外部總線的速度讀/寫資料，并且能夠以内部控制總線4倍的速度運作。
2. Memory Down：SDAM晶片直接焊接在主機闆上，非DIMM形式，此叫法多出現于Intel。其他廠商也有稱為Discrete Device。
3. 待補充。
參考文檔：
1. Intel 《Basic Mobile Platform 08 Designguide》
2. Fidus 《Signal and PCB layout considerations for DDR2-800》
3. Micron 《DDR2 package sizes and layout basics》
4. Freescal 《Hardware and layout design considerations for DDR2 SDRAM》