[文獻名] R. H. Krambeck, C. M. Lee, and H.-F. S. Law, “High-speed compact circuits with CMOS,” IEEE Journal of Solid-State Circuits, vol. 17, no. 3, pp. 614–619, Jun. 1982.
[相關觀點]
(1)引文：指出了CMOS中有效的邏輯函數所使用的半導體重複了一次，指出了這樣設計邏輯陣列的好處是當輸出或輸入改變信号時沒有電流從高電軌流向地，是以沒有功耗消耗。這樣使用CMOS設計的話其輸入電容相對于僞NMOS或NMOS電路來說将會有相當可觀的增量，而且，P型MOS管一般需要2倍于N管的面積去維持上升/下降時間的平衡，最後是導緻總的栅電容變為3倍多。
盡管看起來僞NMOS或NMOS的速度會比CMOS快，但是由下拉時上拉網絡總是導通，這樣就會導緻下拉網絡變慢，最終兩者的速度将會趨向接近。
(2)動态電路：動态電路都有一些共同的基本特征：對節點充電至一個特殊的電平在此期間改變輸入的有效狀态，然後時鐘驅動上拉網絡關閉并導通到地的路徑，以此進行求值。
這樣，輸入的電容就可以與僞NMOS相比且提供全下拉電流，另外，也沒有了靜态電流的路徑。
對于4相動态僞NMOS來說，時鐘間隔必須足夠長以使單級電路有效，是以各級存在客觀的死區時間。
(3)多米諾電路：本文所設計的多米諾動态電路如下圖所示：
電路的結構如圖所示，由經典動态電路和一個反相緩沖器串接而成，動态電路的輸出端接入反相器的輸入端。目前端的動态電路進行預充電後，經反相器功能輸出一個低電平。求值階段，，某一輸輸入跳轉為高電平後導緻該電路輸出變為高電平，引發“多米諾效應”，以子產品的總延時作為時鐘設計的參考。
多米諾電路的優點：沒有靜态功耗，低面積消耗，隻需要簡單的時鐘沿觸發。缺點：沒有反相輸出。
[文獻名] L. Heller, W. Griffin, J. Davis, and N. Thoma, “Cascode voltage switch logic: A differential CMOS logic family,” in Solid-State Circuits Conference. Digest of Technical Papers. 1984 IEEE International, 1984, vol. XXVII, pp. 16–17.
[相關觀點]
指出選擇一個邏輯系列需要衡量功耗，延遲，邏輯密度，器件/制造複雜度，相容度。下圖為CVSL邏輯電路：
CVSL差分邏輯主要由差分上拉網絡和互補組合邏輯網絡構成，如上圖所示，當左邊的NMOS求值電路進行下拉功能時，Q輸出為低電平，進而右側上拉P管導通，而右側NMOS陣列求值後不導通是以N2節點即Q非輸出高電平，左側P管上拉網絡截止，進而輸出互補信号。
該電路拓撲的優點有：經優化後，可以以低面積消耗進行複雜的布爾邏輯運算；提供差分信号輸出，有利于後續邏輯應用；互補信号均在單電路延時裡完成；同樣在分析上不存在靜态電流。缺點是需要在不需要互補信号時邏輯有備援。
[文獻名] L. C. M. G. Pfennings, W. G. L. Mol, J. J. J. Bastiaens, and J. M. F. van Dijk, “Differential split-level CMOS logic for subnanosecond speeds,” IEEE Journal of Solid-State Circuits, vol. 20, no. 5, pp. 1050–1055, Oct. 1985.
[相關觀點]
(1)引言：指出經典原則“增強型耗盡型NMOS電路比CMOS要快”對于傳統CMOS技術在速度上的改進是一個挑戰。差分分離電平能夠在E/D拓撲的NMOS邏輯的靜态功耗和CMOS的動态功耗中找到折中。
(2)對于CVSL的簡要總結：如下圖所示為CVSL的經典電路：
現在假設我們需要将D從低到高翻轉，當D輸入為低時，SN輸出為高電平，S輸出為低電平，當将輸入D跳變至高電平後，n1導通SN的結點進行放電，但是在交變的過程中S電壓雖然有所上升但是仍能使P1處于導通狀态，是以N1和P1都處于導通狀态，這樣會出現一個相當大的電流和附加的延時。
(3)DSL CMOS邏輯如下圖所示：
如上圖所示，在DSL邏輯中，嵌入了2隻N管n10和n20，它們的栅極都被一個參考電壓所控制，這個電壓被設定為1/2VDD。當我們将D從低電平往高電平跳轉，初始時，SN為高電平，由于參考電壓的關系，結點FN隻能被設定為1/2VDD，結點F的電壓大約是100mV，是以P2管在FN的控制下弱導通，這樣會造成一個靜态功耗的消耗。此時，我們将輸入信号翻轉，處于1/2VDD電平的結點FN會被放電至地，此時會使P2管強導通，這樣S和F結點的電平都将上升，此時，能夠更快地使P1管進入弱導通狀态。
(4)總結：差分分離邏輯CMOS電路有着10倍快速于以往的延時，但是需要以靜态功耗作為代價。
[文獻名] V. G. Oklobdzija and R. K. Montoye, “Design-performance trade-offs in CMOS-domino logic,” IEEE Journal of Solid-State Circuits, vol. 21, no. 2, pp. 304–306, Apr. 1986.
[相關觀點]
(1)引言：多米諾邏輯由于其類nMOS的性能和類CMOS的功耗引起了研究者們的關注，但是多米諾邏輯存在一個電荷重分布的問題使它的應用受到了影響。指出了多米諾拓撲中反相功能不可行，是以設計異或邏輯相當困難。
(2)電荷重分布問題，如下圖所示：
從多米諾的操作我們可以看到，電荷将存儲于結點N4，而結點N1,N2,N3在預充電時并沒有電荷存儲，也許是因為在前面的周期中進行放電而沒有電荷的。是以，在預充電的過程中，就會存在一條電路徑去不同的電荷結點，由于沒有到地路徑而造成電荷重分布，由未充電電容和反相器的門檻值電流Ith可以得出以下公式：
其中Ct表示充電結點電荷，Ci表示分布電荷。
(3)解決電荷重分布問題的方法：第一，對分支進行回報信号實作，在求值階段通過對分支結點注入電荷以減弱電荷重分布問題。第二個方法，有選擇性地增加存儲電容的電容在結點以減弱電荷重分布問題所帶來的影響。
[文獻名] F. S. Lai and W. Hwang, “Differential cascode voltage switch with the pass-gate (DCVSPG) logic tree for high performance CMOS digital systems,” in 1993 International Symposium on VLSI Technology, Systems, and Applications, 1993. Proceedings of Technical Papers, 1993, pp. 358–362.
[相關觀點]
(1)引言：CMOS器件的速度，由于快速換代和小型化，已經顯著增長，将要趕上矽的雙極工藝，但是，最近的實時數字信号處理也需要更快的CMOS的速度。
(2)CPL：概念和例子。以往出現過一些邏輯拓撲系列例如CVSL和DSL，但是，在實際中，CVSL帶來的優勢是少于原文所闡述的那樣，這是因為pMOS交叉對管由于再生性能原因不能簡易地進行反相操作，高速的P管鎖存是可行的但隻存在于當栅極寬度足夠的小。但是小的栅極寬度又會降低上拉時間。DSL比傳統CMOS快速，但是需要消耗靜态電流。
CPL主要的觀點是使用nMOS傳輸門網絡進行邏輯組織。如下圖所示：
CPL的構成包括：互補的輸入輸出信号，nMOS傳輸門邏輯網絡，CMOS輸出反相器。傳輸半導體的作用是作為下拉和上拉的的器件，是以就不需要pMOS鎖存。由于N管傳輸的信号有衰減，是以最後通過反相器進行放大。
CPL一個有吸引力的地方就是其互補輸出可以簡單地通過4隻半導體産生，其原因是在傳輸管拓撲中一隻半導體采用栅極和漏源一端作為輸入端，大大增加邏輯密度。由于采用傳輸管拓撲，其輸出緩沖器可以根據級聯情況進行取舍，大大減少半導體數量，由此也減少了延遲時間。
(3)結論：在CPL中，差分輸出被建構而且不需要pMOS鎖存負載，在速度上兩倍于傳統CMOS，由于輸入電容的變小，功耗也變小。
[文獻名] M. Suzuki, N. Ohkubo, T. Shinbo, T. Yamanaka, A. Shimizu, K. Sasaki, and Y. Nakagome, “A 1.5-ns 32-b CMOS ALU in double pass-transistor logic,” IEEE Journal of Solid-State Circuits, vol. 28, no. 11, pp. 1145–1151, Nov. 1993.
[相關觀點]
(1)引言：傳輸管對于CMOS來說有着速度優勢因為其有着高密度邏輯使用率。但是對于這種架構來說，當利用其進行串聯進位時，就會出現問題。
(2)雙傳輸半導體邏輯：當利用CPL特别是在低電壓的情況下，對于噪聲容限和速度的衰減是需要考慮進去設計的。雙傳輸門邏輯如下圖所示：
類似于CPL，DPL也有互補輸出，且使用NMOS和PMOS，對比CPL，其隻使用了NMOS。對于CPL，其隻有CMOS構成傳輸陣列，有着較低的輸入電容和高速運作，但是，這樣做的話在輸出端其輸出電平就會比VCC少一個門檻值電壓Vth。利用CMOS作為傳輸管能獲得全擺幅輸出但是又以提高了輸入電容作為代價。在DPL中，輸入信号被平衡配置設定至栅極輸入端，這樣能夠有一個更平衡的輸入電容和減少對于資料延時的依賴。同時，由于其控制特性，驅動電流的能力也更好。
缺點：版圖面積方面沒有特别優勢。
[文獻名] V. G. Oklobdzija and B. Duchene, “Pass-transistor dual value logic for low-power CMOS,” in 1995 International Symposium on VLSI Technology, Systems, and Applications, 1995. Proceedings of Technical Papers, 1995, pp. 341–344.
[相關觀點]
(1)引言：新的傳輸管邏輯家族有效地改進速度和功耗，對于DPL來說，其性能還沒有完全發揮。
(2)新的邏輯門如下圖所示：
在新的邏輯門設計中，備援的P管被去除，這樣得到的改善是：改善PMOS管所引起速度下降，繼續保持全擺幅性能。去除PMOS後會出現一些情況，例如，PMOS的電流路徑沒有了，會造成輸出不平衡，導緻傳輸時間變差，為了解決這個問題，特别的半導體管寬需要被增加。
在适當調節管寬後，對于DPL和DVL的NAND/AND門，結論是，在速度上有20%的提升，但是用了75%的管子；減少了25%的連接配接點和導線使用，在面積上隻比DPL多4%。
(3)結論：在功耗的消耗對比傳統CMOS減少了約30%-50%，對于DPL的設計也可以被綜合工具所支援。
[文獻名] A. Parameswar, H. Hara, and T. Sakurai, “A swing restored pass-transistor logic-based multiply and accumulate circuit for multimedia applications,” IEEE Journal of Solid-State Circuits, vol. 31, no. 6, pp. 804–809, Jun. 1996.
[相關觀點]
(1)引言：時下最流行的設計技術是全CMOS設計，因為其有着極好的噪聲容限。同時，一些新型的電路拓撲也出現了，大多數方法都變為靜态方法因為動态電路有着電荷重分布的問題和噪聲容限問題。
對于CPL來說，有着互補輸出和輸出緩沖器，但是，因為有傳輸管連接配接，就可能會有漏電流通過反相器特别當軟上拉鎖存沒有使用。對于DPL來說，同時使用了NMOS和PMOS以獲得傳輸中的全擺幅性能，但是有着高面積消耗和高功耗的缺點。對于DCVSPG來說，其通過傳輸管與層疊差分對進行運作，但是，這種邏輯風格當使用至長級聯時就會出現下拉能力的問題，尤其是沒有内部緩沖器的情況下。
(2)擺幅恢複傳輸管邏輯，如下圖所示
SRPL由2個主要部分組成，第一個互補交叉連接配接的一對反相器，第二是傳輸門陣列，這個陣列由兩種輸入變量構成，第一種輸入變量接入傳輸管的漏極，第二種輸入變量接入傳輸管的栅極，是以可以構成任意的邏輯函數。
性能比較：對于全CMOS設計來說，其有着最慢的速度，且其功耗也是相當高，主要的原因是因為PMOS的低效導緻了高數量的半導體設計，大面積的栅極消耗，大的輸入電容，這些主要的問題都是由于PMOS的驅動能力所衍生的。DPL在速度上對比CMOS有着30%的改善，但這以高半導體數量和高功耗為代價。DCVSPG也比CMOS要快，但是難應用于結構簡潔的設計中去，主要原因是沒有一個合适的下拉機制，除非在級聯的過程中加入反相器進行緩沖。對于CPL來說，其有着5種邏輯拓撲中最快的速度表現，但這也是以高功耗為代價，另外CPL也沒有做到全擺幅輸出，沒有全擺幅的輸出意味着對于反相器輸入來說其噪聲容限是相當差的，而且半導體的門檻值電壓對于工藝的變化也是相當敏感的，這反過來又更加影響了nMOS管對CPL性能的影響。
SRPL優點：采用反相器作為輸出有着更好的扇出系數，更低的功耗，這是由于其低半導體數量和低的輸入電容所給予的，而且，快速的反相也使其不存在直接的DC通路。