DDR總線的體系結構。其中DQS是源同步時鐘，在接收端使用DQS來讀出相應的資料DQ，上升沿和下降沿都有效。DDR1總線，DQS是單端信号，而DDR2&3,
DQS則是差分信号。DQS和DQ都是三态信号，在PCB走線上雙向傳輸，讀操作時，DQS信号的邊沿在時序上與DQ的信号邊沿處對齊，而寫操作時，DQS信号的邊沿在時序上與DQ信号的中心處對齊，參考圖2，這就給測試驗證帶來了巨大的挑戰：把“讀”信号與“寫”信号分開是非常困難的！
Addr/Cmd Bus意思是位址/指令總線，都是時鐘的上升沿有效，其中指令由：/CS(片選)，/RAS,
/CAS,/WE(寫使能)決定，比如：“讀”指令為：LHLH，“寫”指令為：LHLL等。操作指令很多，主要是NOP(空超作)，Active(),Write，Read，Precharge
(Bank關閉)，Auto
Refresh或Self
Refresh(自動重新整理或自重新整理)等(細節請參考：Jedec規範JESD79)。Data
Bus是資料總線，由DQS的上升沿和下降沿判斷資料DQ的0與1。
DDR總線PCB走線多，速度快，時序和操作指令複雜，很容易出現失效問題，為此我們經常用示波器進行DDR總線的信号完整性測試和分析，通常的測試内容包括：時鐘總線的信号完整性測試分析；位址、指令總線的信号完整性測試分析；資料總線的信号完整性測試分析。下面從這三個方面分别讨論DDR總線的信号完整性測試和分析技術。
DDR 1&2&3時鐘總線的信号完整性測試分析
DDR總線參考時鐘或時鐘總線的測試變的越來越複雜，主要測試内容可以分為兩個方面：波形參數和抖動。波形參數主要包括overshoot(過沖)，undershoot(下沖)，Slew
Rate(斜率)或Rise
Time(上升時間)和Fall
Time(下降時間)，高低時間和Duty
Cycle(占空比失真)等，測試較簡單，在此不多述。抖動測試則越來越複雜，以前一般隻是測試Cycle-Cycle
Jitter(周期到周期抖動)，但是當速率超過533MT/s的DDR2&3時，則測試内容相當多，不可忽略，下表1是DDR2
667的規範參數。這些抖動參數的測試需要用專用軟體實作，比如Agilent的N5413A
DDR2時鐘表征工具。測試建議用系統帶寬4GHz以上的差分探頭和示波器，測試點在DIMM上靠近DRAM晶片的位置，被測系統建議運作像MemoryTest類的總線加壓軟體。
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