(1) Active high gating
UAND0/A高電平信号起始要落在5ns和10ns之間。max < 10,min > 5
(2) Active low gating
低電平信号起始要落在0ns和4ns之間。
(3) Path Group: **clock_gating_default**
(1) Active high gating
UAND0/A高電平信号起始要落在5ns和10ns之間。max < 10,min > 5
(2) Active low gating
低電平信号起始要落在0ns和4ns之間。
(3) Path Group: **clock_gating_default**