Allegro 卡頓問題解決

用CADENCE的Allegro進行Layout設計，遇到多次卡頓的現象了。

具展現象是這樣的，在進行一些個人認為沒有問題的操作時，不知道從哪一步開始軟體運作十分卡頓，例如：從某個管腳上扇出一個過孔；例如，執行器件旋轉；例如，執行放大縮小時GND網絡鋪銅的更新，等都變的異常緩慢。

經過了一天的折騰，真的是折騰，各種重裝，還更新了更新檔，還删了系統資料庫重裝，都無濟于事。

後來整理了一下思路，定位問題不在軟甲你，而在PCB檔案本身，打開原來備份版本執行上述操作，十分流暢。

是以回想最近的操作：

1. 規則設定中，建立的電源網絡組，并設定了相應的電源布線規則；
2. 由于Xnet的存在，導緻部分電源網絡名稱被改變；
3. 修改Logic->identify DC Nets..其中增加了部分網絡并命名為電源網絡。

後來發現，經過幾番折騰，規則設定中的PWR網絡組，中标注有33個網絡，實際看到的隻有5個網絡。其中必有蹊跷！

先解決發現的問題，逆序操作，删除設定的DC Nets，删除PWR網絡組。

再去嘗試，一切正常！！

然後重新建立網絡組，再次變為卡頓，是以認為問題就出在電源網絡組上。

進一步發現，在哪個網絡上執行操作時，如果該網絡在對應的網絡組中，則相應的操作就會變的卡頓。

再次懷疑，為什麼加入PWR組就有問題，那麼加入其它組是不是也有問題呢？驗證的結果是yes！

電源相關的網絡不要建立網絡組，而是單獨選擇規則。

隻為記錄測試結果，理論上确實不合理，應該不至于建立網絡組而導緻軟體卡頓，然而測試結果如此！僅供參考！