CH340電路設計注意事項

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在前面兩篇部落格提到了CH340的電路設計以及晶片選型，本文将重點放在使用CH340晶片進行電路設計的一些細節與注意事項。

電壓比對問題

CH340 晶片通過 USB 轉換出來的 TTL 序列槽輸出和輸入電壓是根據晶片供電電壓是自适應的。也即，如果晶片是 5V 供電，那麼序列槽輸出和采樣都是  5V；如果是 3.3V 供電，那麼标準就成了 3.3V，是以在實際使用的時候，序列槽連接配接到的對端裝置需要注意電壓比對的問題。其中在 5V 供電模式下，是可以與 3.3V 系統相容的，反過來則不可以，如果 CH340 是 3.3V 供電，那麼不可以接 5V 系統，會損壞晶片。另外如果對端是 1.8V 系統，那麼是不能與 CH340 的 3.3V 模式相容的，此時輸出和采樣會出錯。最好加一些器件來升降壓來進行電壓比對。是以設計時确認好對端序列槽電平範圍，然後決定 CH340 工作在 3.3V 或者 5V 工作模式。在前面文章中也有提及，在電路設計原理上，5V 供電時晶片 V3 引腳需要接一個 104 電容到地，3.3V  供電時直接将 V3 腳與 3.3V 電源引腳短接就可以了。

防止電流倒灌問題

在實際應用中，當 CH340 與其他 IC 譬如 MCU 等器件一同使用時，如果序列槽直連的雙方器件有一方不需要供電工作時，要注意電流倒灌導緻未供電的晶片繼續工作的情況，或者是在序列槽下載下傳場景中，當 MCU 需要複位以實作下載下傳時，發現複位不成功，可能也是由于該原因造成的。是以，在電路設計中可以做如下改動來防止 CH340 與對端 IC 出現任何一方被倒灌電的情況。原理圖如下：

也就是在 CH340 晶片的 發送引腳 TXD 上接一個反向二極管，然後再連接配接到對端 IC。在接收引腳上加一個限流電阻來防止對端 IC 對CH340 倒灌電。

通過反向二極管的原理是：在 CH340 發送資料時，發送高電平時二極管截止，但是由于對端 RXD 預設上拉也是高電平不會有采樣問題，而發送低電平時二極管導通，對端 RXD 接收到低電平，是以可以正常通訊。并防止了 CH340 的 TXD 發送引腳将電流倒灌到對端 IC。

通過限流電阻的原理是：倒灌電流導緻晶片工作甚至闩鎖效應，是由于引腳電流過大超過了晶片設計時容忍的上限導緻晶片内部電路出現異常。是以加一個限流電阻就可以了，其他通訊場景也可以仿照此方法進行嘗試。

晶體以及電容的選用

對于 CH340 系列需要外部晶振的晶片，在選用晶振時如果選擇 12MHz 的石英晶體，那麼旁路電容選擇 22pF 的獨石或高頻瓷片電容。如果選用的低成本陶瓷晶體，那麼旁路電路的容量必須用該晶體廠家的推薦值，一般情況下是 47pF。對起振困難的晶體，建議電容數值減半。如果仍然無法起振，最好參考一下選用晶振的官方推薦電容值。

晶片CH340的V3引腳作用

V3 的引腳除了在不同電壓供電模式下接法不同，對于電容數值選用也是需要注意的。V3 引腳的電容用于内部電源節點退耦，來改善 USB 傳輸過程中的 EMI，通常容量在 4700pF 到 0.1uF 範圍，建議容量為 0.01uF，即 103 電容。

提高工作穩定性和抗幹擾

在這裡參考了沁恒官網提供的文章《USB晶片的電路及PCB設計的重要注意事項》。需要設計 USB 電路的工程師可以下載下傳下來參考學習。 因為 USB 信号屬于模拟信号，是以在 CH340 等 USB 晶片内部包含數字電路和一些模拟電路，另外，USB 晶片中還包含時鐘震蕩及 PLL 倍頻電路，電路的公共地端在晶片内部已經連接配接在一起并連接配接到晶片的 GND 引腳。

如果 USB 晶片有時工作不正常、或者 USB 資料傳輸随機性失敗、或者抗幹擾能力差，那麼就應該考慮 USB 晶片是否穩定工作。影響 USB 晶片工作穩定性的幾大因素有：

時鐘信号不穩定 - 這是主要原因，下面将詳細分析。

時鐘信号受幹擾 - 解決方法：PCB 設計時盡量不再晶體及震蕩電容附近走線，尤其是不要走繼電器、電動機等帶有瞬時沖擊電流的電源線和強信号線；在晶體及震蕩電容周邊布置 GND 鋪銅屏蔽幹擾；将晶體外殼接地（任何需要晶體工作的電流都可以這樣設計）；或者使用有源晶振等。

USB信号受幹擾 - 解決辦法：PCB 設計時使 USB 信号線 D+ 與 D- 平行布線，最好在兩側布置 GND 鋪銅，減少幹擾。使用符合 USB 規範的帶屏蔽層的傳輸線，不能使用普通排線或者非 USB 線纜。

時鐘信号不穩定解決

時鐘信号不穩定通常是 PCB 布線中 GND 走線不佳。參考下圖，該圖适用于 USB 類晶片，圖中有 6個接地點，分别是 A、B、C、D、E、F，設計電路及 PCB 時應該盡量避免這 6 個 GND 點之間存在電壓差（主要是指數字電路中的高頻毛刺電壓，也就是數字噪聲）。

解決方法是：

1.盡量縮短這 6 個點之間的距離；

2.類似模拟電路設計中的單點接地；

3.大面積 GND 鋪銅及 GND 多點過孔 VIA 降低高頻信号阻抗。圖中最關鍵的是 E 點、F 點與 D 點之間不能存在高頻毛刺電壓差，可以用示波器探頭接 D 點測量時鐘輸入端 XI 引腳的 12MHz 時鐘波形是否有抖動。

參考PCB設計

下圖适用于 CH375 或 CH374 或者 CH341 等 GND 引腳緊靠 XI 引腳和 XO 引腳的 USB 晶片，比較容易走線。

下圖适用于 CH372/CH374 等 GND 在時鐘腳對側的 USB 系列晶片，此時 GND 引腳借助過孔 VIA 及備援 GND 線連接配接時鐘振蕩電路等。

下圖适用于 CH372/CH374 等 GND 遠離 XI 引腳和 XO 引腳的 USB 晶片，GND 走線和時鐘信号線都比較短，時鐘信号受到 GND 屏蔽保護。

不良設計

下圖中 USB 晶片 CH372 的引腳 D 點遠離電容 C1 和 C2 的 GND 端 E 點 和 F 點，并且 C1 和 C2 的 GND 端與單片機 MCU 的 GND 連接配接，是以 MCU 的數字噪聲将被引入 CH372 的 XI 引腳和 XO 引腳。建議改為：在 C1 和 C2 的 GND 端與 CH372 的 GND 引腳之間連接配接短線甚至斷開 MCU 的GND（實際上這幾個 GND 之間仍然是實體相通的）。

客觀地講，CH372、CH375、CH341 等 USB 晶片時鐘的穩定性要求較高，稍有不穩定就會影響 USB 傳輸甚至不工作。是以，類似于下圖的設計，強烈建議改進 PCB 布線以提高穩定性。

以上就是在 CH340 或者 USB 晶片電路設計時經常遇到的問題了，實際應用中還會有很多未提及的問題出現，當然也有相應的解決方案，譬如進行對電路進行電氣隔離和增加電流保護，提升 ESD 性能等。

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