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通道濾波器（Channel Filter）
在抽取濾波之後，信号會通過一個1倍速率的通道濾波器，這樣可以去除帶外的幹擾。
表格 15顯示了各種帶寬配置時的濾波器參數。由于在各種帶寬配置時的歸一化頻率是相同的，是以通道濾波器也是相同的。
和下行鍊路使用的通道濾波器不同，為了能夠更好的抑制帶外噪聲和幹擾，在設計上行鍊路的通道濾波器時，帶外抑制度要高30-40dB，是以上行鍊路的通道濾波器的階數要比下行的長。
| 濾波器 | 階數 |
| 通道濾波器 | 113 |
表格 15 通道濾波器參數
圖 32顯示了通道濾波器的幅度響應，可以看到阻帶的衰減達到了80dB以上。
圖32 通道濾波器的幅度響應
多載波混頻（Multi-Carrier Mixing）
從上行鍊路的多載波配置時的結構圖可以看到，多載波混頻都嵌入到抽取濾波器鍊中。它們可以将各個單載波搬移到0Hz上，然後可以進行進一步的抽取和通道濾波。
4*5MHz配置
4*5MHz配置時，輸入的混頻器的是一個30.72Msps速率的單通道複數信号。該信号分别和exp(-jw0t)，exp(-jw1t)，exp(-jw2t)，exp(-jw3t)相乘，産生4路輸出複數信号，其中w0-3分别是各載波信号的中心頻率。
在FPGA實作時，可以使用直接數字合成器（DirectDigital Synthesizer，DDS）來産生sin和cos信号。
在3GPP标準中，載波中心頻率必須位于100kHz的整數倍上，這樣可以減少複雜度，并且提供更好的性能。對于30.72Msps采樣率來說，如果DDS的分辨率是10kHz，那麼一個周期需要3072個點來表示；如果隻存儲1536個點，那麼分辨率就變成20kHz。還有一點需要注意的是，存儲的點數必須是整數個。是以，為了減少對于FPGA資源的消耗，并且滿足100kHz的分辨率的要求，DDS實作20kHz的分辨率，然後每5個資料取1個，這樣就可以産生100kHz分辨率的信号。
從圖 33可以看到，DDS的輸出頻率底噪非常低，SFDR非常理想。
圖33 DDS輸出的頻率
2*5MHz配置
在2*5MHz配置時，同樣需要使用混頻器。由于2*5MHz配置時，混頻器輸入信号采樣率為15.36Msps，20kHz分辨率情況下，一個完整的正弦周期有768個點。
2*10MHz配置
2*10MHz配置時，混頻器的輸入信号采樣率為30.72MHz，可以采樣2*5MHz配置時的混頻器。主要差別在于，一個周期的768個點隻能提供40kHz的分辨率。雖然40kHz不能乘以整數倍變成100kHz，但是2*10MHz配置時的載波中心頻率在±5MHz，這卻是40kHz的整數倍，是以可以使用2*5MHz配置時的混頻器，僅僅是工作在不同的頻率上。