vhdl_用 VHDL 的行為描述方式設計 1 位 BCD 碼加法器.

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相關理論内容：參考
初始版本（有點問題）
rtf圖
真值表
漸漸修改：

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javascript:void(0)

初始版本（有點問題）

元件例化法和行為描述法:

LIBRARY ieee;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY BCDadder_xuchaoxin IS PORT (--基于四位全加器的8421BCD碼全加器
    AA, BB : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    CIN : IN STD_LOGIC;
    SS : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
    COUT : OUT STD_LOGIC);
END BCDadder_xuchaoxin;
--方法一:元件例化法:
ARCHITECTURE instantiation OF BCDadder_xuchaoxin IS
    COMPONENT adder_xuchaoxin PORT (
        A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
        B : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
        f : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--四位全加器的本位輸出
        CI : IN STD_LOGIC;--四位全加器的低位進位
        CO : OUT STD_LOGIC);--四位全加器的高位進位
    END COMPONENT;
    --為修正判别過渡部分建立信号Q1,
    SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
    SIGNAL Q2 : STD_LOGIC_VECTOR(3 DOWNTO 0);
    SIGNAL COU : STD_LOGIC;
    SIGNAL COUT1 : STD_LOGIC;
    --符号"=>"給矢量中的某些位指派，或對某些位之外的其他位（常用OTHERS表示）指派。
    --比如:w<= (o=> '1',OTHERS => '0')--最低位是1，其他位是О(箭頭換了,但指派方向仍為從右到左)

BEGIN--執行個體化四位全加器
    U1 : adder_xuchaoxin PORT MAP(A => AA, B => BB, CI => CIN, f => Q1, co => cou);
    --在元件執行個體化過程中有兩種方法可以用來實作元件端口的映射:位置映射和名稱映射。
    cout1 <= NOT((NOT cou) AND (NOT (Q1(3)AND Q1(2))) AND (NOT (Q1(3)AND Q1(1))));
    Q2 <= (2 => cout1, 3 => cout1, OTHERS => '0');--Q2基于(間接地)Q1,直接基于cout1

    U2 : adder_xuchaoxin PORT MAP(A => Q2, B => Q1, CI => '0', f => ss, co => cout);
END instantiation;
--方法2:行為描述:
ARCHITECTURE behavior OF BCDadder_xuchaoxin IS
    COMPONENT adder_xuchaoxin PORT (
        A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
        B : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
        f : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--四位全加器的本位輸出
        CI : IN STD_LOGIC;--四位全加器的低位進位
        CO : OUT STD_LOGIC);--四位全加器的高位進位
    END COMPONENT;
    --為修正判别過渡部分建立信号Q1,
    SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
    SIGNAL Q2 : STD_LOGIC_VECTOR(3 DOWNTO 0);
    SIGNAL COU : STD_LOGIC;
    SIGNAL COUT1 : STD_LOGIC;
    --符号"=>"給矢量中的某些位指派，或對某些位之外的其他位（常用OTHERS表示）指派。
    --比如:w<= (0=> '1',OTHERS => '0')--最低位是1，其他位是О(箭頭方向換了,不同于指派,這是一個綁定(映射)端口的操作)

BEGIN--執行個體化四位全加器
    U1 : adder_xuchaoxin PORT MAP(A => AA, B => BB, f => Q1, CI => CIN, CO => COU);
    PROCESS (AA, BB, CIN)--通過process(args)來使用if結構
    BEGIN--做修正判斷
        IF (COU = '1') THEN--A+B>15時
            Q2 <= Q1 + 6;
        ELSIF (Q1 > 9) THEN--A+B>9時
            COUT1 <= '1';
            Q2 <= Q1 - 10;
        ELSIF (Q1 < 10) THEN--A+B<10,不需要修正(或者說修正值置位0即可),直接将Q1的值賦給Q2
            Q2 <= Q1;
            COUT1 <= '0';
        END IF;
        --将元件的端口綁定道主實體adder_xuchaoxin這給BCD加法器上:
        SS <= Q2;--本位相加結果(還是一個8421BCD碼,位寬為4,取值0~15);
        COUT <= COUT1;--本次兩個BCD碼相加的進位情況(0/1);
    END PROCESS;
END behavior;
--使用第二種實作來仿真
CONFIGURATION configure OF BCDadder_xuchaoxin IS
    FOR behavior
    END FOR;
END CONFIGURATION configure;

LIBRARY ieee;
USE IEEE.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
--這是一個四位全加器：為2兩個4位二進制分别配四個輸入端口。
--而且考慮到進位，是以需要安排5個輸出端口（其中一個為進位用的）
--可以發現，四個一位全加器構成的四位全加器中，每個一位全加器的低位進位端低位的全加器的本位進位輸入端co相連（當然首尾兩片的進位端口沒有被占用）
ENTITY adder_xuchaoxin IS
    PORT (
        Ci : IN STD_LOGIC;
        a, b : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
        f : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
        Co : OUT STD_LOGIC);
END adder_xuchaoxin;
ARCHITECTURE test1 OF adder_xuchaoxin IS
    SIGNAL aa, bb : STD_LOGIC_VECTOR(4 DOWNTO 0);--位寬為5
    SIGNAL ss : STD_LOGIC_VECTOR(4 DOWNTO 0);
    --由于對信号的指派隻有最後一次有效,故引入變量/中間信号:
BEGIN
    aa <= '0' & a(3 DOWNTO 0);
    bb <= '0' & b(3 DOWNTO 0);

    ss <= aa + bb + Ci;--對齊相加.
    f(3 DOWNTO 0) <= ss(3 DOWNTO 0);
    Co <= ss(4);--ss(4)為此次四位全加器的進位情況
END test1;

rtf圖

真值表

漸漸修改：

LIBRARY ieee;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY BCDadder_xuchaoxin IS PORT (--基于四位全加器的8421BCD碼全加器
    AA, BB : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    CIN : IN STD_LOGIC;
    SS : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
    COUT : OUT STD_LOGIC);
END BCDadder_xuchaoxin;
--方法一:元件例化法:
ARCHITECTURE instantiation OF BCDadder_xuchaoxin IS
    COMPONENT adder_xuchaoxin PORT (--在結構體正式開始（begin）編寫之前中引入原件聲明component_port_end_component
        A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
        B : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
        f : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--四位全加器的本位輸出
        CI : IN STD_LOGIC;--四位全加器的低位進位
        CO : OUT STD_LOGIC);--四位全加器的高位進位
    END COMPONENT;
    --為修正判别過渡部分聲明建立信号Q1,
    SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
    SIGNAL Q2 : STD_LOGIC_VECTOR(2 DOWNTO 0);--表示修正值0、6
    SIGNAL COU : STD_LOGIC;
    SIGNAL COUT1 : STD_LOGIC;
    --符号"=>"給矢量中的某些位指派，或對某些位之外的其他位（常用OTHERS表示）指派。
    --比如:w<= (0=> '1',OTHERS => '0')--最低位是1，其他位是О(箭頭換了,但指派方向仍為從右到左)

BEGIN--執行個體化四位全加器
    U1 : adder_xuchaoxin PORT MAP(A => AA, B => BB, CI => CIN, f => Q1, co => cou);
    --在元件執行個體化過程中有兩種方法可以用來實作元件端口的映射:位置映射和名稱映射。
    cout1 <= NOT((NOT cou) AND  (Q1(3)NAND Q1(2)) AND (Q1(3)NAND Q1(1)));
    Q2 <= (2 => cout1, 1 => cout1, OTHERS => '0');--Q2基于(間接地)Q1,直接基于cout1

    U2 : adder_xuchaoxin PORT MAP(A => Q2, B => Q1, CI => '0', f => ss, co => cout);
END instantiation;
--方法2:行為描述:
ARCHITECTURE behavior OF BCDadder_xuchaoxin IS
    COMPONENT adder_xuchaoxin PORT (
        A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
        B : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
        f : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--四位全加器的本位輸出
        CI : IN STD_LOGIC;--四位全加器的低位進位
        CO : OUT STD_LOGIC);--四位全加器的高位進位
    END COMPONENT;
    --為修正判别過渡部分建立信号Q1,
    SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
    SIGNAL Q2 : STD_LOGIC_VECTOR(3 DOWNTO 0);
    SIGNAL COU : STD_LOGIC;
    SIGNAL COUT1 : STD_LOGIC;
    --符号"=>"給矢量中的某些位指派，或對某些位之外的其他位（常用OTHERS表示）指派。
    --比如:w<= (o=> '1',OTHERS => '0')--最低位是1，其他位是О(箭頭方向換了,不同于指派,這是一個綁定(映射)端口的操作)

BEGIN--執行個體化四位全加器
    U1 : adder_xuchaoxin PORT MAP(A => AA, B => BB, f => Q1, CI => CIN, CO => COU);
    PROCESS (AA, BB, CIN)--通過process(args)來使用if結構
    BEGIN--做修正判斷
        IF (COU = '1') THEN--A+B>15時
            Q2 <= Q1 + 6;--加6修正
        ELSIF (Q1 > 9) THEN--A+B>9時
            COUT1 <= '1';
            Q2 <= Q1 - 10;
        ELSIF (Q1 < 10) THEN--A+B<10,不需要修正(或者說修正值為0即可),直接将Q1的值賦給Q2
            Q2 <= Q1;
            COUT1 <= '0';
        END IF;
        --将元件的端口綁定道主實體adder_xuchaoxin這給BCD加法器上:
        SS <= Q2;--本位相加結果(還是一個8421BCD碼,位寬為4,取值0~15);
        COUT <= COUT1;--本次兩個BCD碼相加的進位情況(0/1);
    END PROCESS;
END behavior;
--使用第二種實作來仿真
CONFIGURATION configure OF BCDadder_xuchaoxin IS
    FOR behavior
    END FOR;
END CONFIGURATION configure;

vhdl_用 VHDL 的行為描述方式設計 1 位 BCD 碼加法器.

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