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傳統的射頻收發器硬體架構由分立的LNA，Mixer，VGA，ADC/DAC，IQ調制器和射頻頻綜等晶片組成。AD9361是一款面向3G和4G基站應用的高性能、高內建度的射頻RF Transceiver。該器件的可程式設計性和帶寬能力使其成為多種收發器應用的理想選擇。單一晶片最大可完成2T2R通道的射頻及中頻處理。
Intel FPGA作為一種可程式設計邏輯器件,具有豐富的邏輯資源包括嵌入式存儲器,數字信号處理子產品,高速收發器，高速IO管腳等,可以友善實作各種外圍器件的配置和數字信号處理。.
本文介紹采用cyclone V FPGA完成9361的配置，在 FPGA中通過SPI接口完成對 AD9361一系列寄存器的配置，進而使得 AD 9361 在配置的模式和參數下正常工作。
AD9361評估軟體配置說明
傳統的射頻收發器硬體架構由分立的LNA，Mixer，VGA，ADC/DAC，IQ調制器和射頻頻綜等晶片組成。AD9361是一款面向3G和4G基站應用的高性能、高內建度的射頻RF Transceiver。該器件的可程式設計性和帶寬能力使其成為多種收發器應用的理想選擇。單一晶片最大可完成2T2R通道的射頻及中頻處理。
Intel FPGA作為一種可程式設計邏輯器件,具有豐富的邏輯資源包括嵌入式存儲器,數字信号處理子產品,高速收發器，高速IO管腳等,可以友善實作各種外圍器件的配置和數字信号處理。.
本文介紹采用cyclone V FPGA完成9361的配置，在 FPGA中通過SPI接口完成對 AD9361一系列寄存器的配置，進而使得 AD 9361 在配置的模式和參數下正常工作。
AD9361評估軟體配置說明
AD9361的配置是通過SPI接口讀寫内部寄存器實作，而寄存器配置參數包含在AD9361評估軟體release出的InitScrip檔案中。
1、打開9361評估軟體如下圖所示
2、點選Run ProjectWizard，彈出的界面可以選擇射頻輸入輸出口，本設計中單晶片實作 1T1R，均選擇 2A端 口，根據闆卡原理圖的設計配置如下：
3、點選Next，進行參考時鐘設定，本方案外部時鐘30.72M（19~50M）連接配接至XTAL_N，為了達到最佳性能，BBPLL和TX/RX SYNTH的參考輸入時鐘範圍是35~80M，是以BBPLL Input Scale和RFPLL Input Scale均為2x，本方案沒有使用DCXO，可以不用設定。
4、點選Next，進入下一界面。設定接口速率和通道帶寬，如果要設計的帶寬和資料速率相同，使用者可以直接使用Standard裡的模闆，也可以選擇Cutom自定義參數。在自定義的情況下，輸入接口資料速率和通道帶寬後，軟體會自動得出ADC CLK和DAC CLK，以及相應的抽取插值倍數。需要注意的是ADC CLK範圍是10.5M~672M，在不超過範圍的情況下，ADC CLK的頻率越高越好。本方案收發資料速率為30.72M，參考設計中TX，RX射頻帶寬為18M，使用者可根據自身使用情況進行修改。
5、點選Next進入RX濾波器參數設定界面。隻要在上個界面中設定好接口資料速率和帶寬，軟體會自動設定好濾波器參數。紅線為模拟濾波器響應，綠線為數字濾波器響應，白線為兩者級聯的響應。其中數字濾波器的系數由使用者根據自己需求通過matlab生成。
6、點選Next進入TX濾波器參數設定界面，與RX濾波器參數設定相同。
7、點選Next進入數字接口設定界面，本方案硬體采用CMOS，Dual Port FDD全雙工模式（收發各12比特），雙邊沿采樣。
8、點選Next進入接口相關設定界面。下圖中上方的相關設定可以取反時鐘相位，交換IQ順序，交換通道，推薦不更改。下方的Delay Cell Control可以調整資料管腳和時鐘之間的延時，進而得到一個好的采樣視窗。
9、點選Next進入ENSM設定界面，可以對TDD/FDD進行設定。參考設計中設定為FDD模式，ENABLE和TXNRX獨立控制收發。
10、點選Next進入增益控制設定界面，可以設定為AGC自動模式，也可以設定為MGC手動模式。推薦使用者在前期測試自己的闆卡時設定為MGC模式，參考設計中采用MGC模式。
11、點選Finish，回到主界面。然後點選左邊Receive，設定接收本振，參考設計中預設設定為1950M，也可在程式中通過ISSP動态修改。右上方可以設定初始增益值，也可在ISSP中實時修改。
12、點選左方的Transmit，設定發射本振，參考設計中的預設頻率為1950M，也可通過ISSP實時修改。TX1/2Attenuation可以設定TX端的初始衰減值（0~89.75dB），也可在ISSP中動态修改。
13、設定完成後回到主界面，在此界面可以儲存和讀取該軟體的project檔案。點選右上角的Create Init Script，在随後彈出的小視窗選擇Low Level Scripting(檔案儲存類型選擇為.txt)可以生成對應目前配置的完整配置參數文本。
14、生成的寄存器配置檔案.txt 格式如下，可以明确看出配置流程。
FPGA 設計流程
FPGA 内部主要完成三大功能，分别是 AD 9361 配置，收發資料處理和外部功放的配置。
- AD 9361 配置
根據上述 AD9361 軟體配置流程14中生成的 Init Scrip檔案，将 AD9361的配置流程通過22個狀态機來實作，分别為IDLE→(CONFIG_PART1)→BBPLL SET(CONFIG_PART2)→TX FILTER SET(CONFIG_PART3)→RX FILTER SET(CONFIG_PART4)→PARALLEL PORT SET(CONFIG_PART5)→AUXDAC AUXADC SET(CONFIG_PART6)→CONTROL OUT SET(CONFIG_PART7)→GPO SET(CONFIG_PART8)→ENSM SET(CONFIG_PART9)→RFVCO SET(CONFIG_PART10)→MIXER SUBTABLE SET(CONFIG_PART11)→RX GAIN TABLE(CONFIG_PART12)→RX MANUAL SET(CONFIG_PART13)→RX BB FILTER TUNE SET(CONFIG_PART14)→TX BB FILTER TUNE SET(CONFIG_PART15)→RX TIA SET(CONFIG_PART16)→TX 2NDFILTER SET(CONFIG_PART17)→ADC TUNE SET(CONFIG_PART18)→TX QUAD CAL SET(CONFIG_PART19)→TX ATT SET(CONFIG_PART20)→RSSI POWER MEASURE SET(CONFIG_PART21)→END ENABLE SET(CONFIG_PART22).
一般工作模式下，以上狀态機均根據 Init Scrip檔案中寄存器配置流程和順序進行跳轉，每個狀态裡面實作本子產品的寄存器配置，而且每個狀态子產品内部也是通過狀态機實作，基本結構為 RESET→CONFIGURE DATA→WAIT→END ,有些子產品内部包含延遲等待的資訊，需要有 WAIT 狀态。
2. 收發資料處理
FPGA 和 AD9361 之間采用 CMOS Dual PORT全雙工模式，雙邊沿采樣DDR。即 FPGA 和 AD9361 之間收發均為12bit并行資料，DDR模式。是以在 FPGA 内部需要實作 DDR 資料和 SDR 資料的轉換。具體地，發射端由NCO 産生 CW 信号，頻率可通過頻率控制字實時改變。産生的 CW 信号先經過數字增益子產品，然後通過 DDRIO 子產品轉換成 DDR 格式輸出給 AD9361。接收端通過 DDRIO 将接收到的 AD9361 資料轉換成 SDR 格式後，通過 RX FRAME 信号将 IQ 分開。