| 那一年我在學USB的PCB走線 |
| 釋出時間：2012-12-02 21:39:19 |
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前些天由于要做LED顯示屏，我計劃用C8051F340作為控制核心處理器，該單片機有USB功能，可以再PCB的制作，D+和D-需要走差分線，可是自己以前還沒走過，就上網搜了搜最後搜到了一片文章，感覺寫的挺好的，就轉載到這兒，供自己和大家學習。
其實自己為了阻抗比對，還加了兩個33o電阻，和濾波電容，當看了這篇文章之後就将兩個電容取了，電阻還留在設計中，線走的不好，歡迎各位大俠批評指教，其PCB見圖。
參考文章連結：
http://blog.21ic.com/user1/1729/archives/2012/93964.html
USB通用串行總線(Universal Serial Bus)，目前我們所說的USB一般都是指USB2.0，USB2.0接口是目前許多高速資料傳輸裝置的首選接口,從1.1過渡到2.O,作為其重要名額的裝置傳輸速度，從1.5Mbps的低速和12Mbps的全速提高到如今的480Mbps的高速。USB的特點不用多說大家也知道就是：速度快、功耗低、支援即插即用、使用安裝友善。正是因為其以上優點現在很多視訊裝置也都采用USB 傳輸。
USB2.0裝置高速資料傳輸PCB 闆設計。對于高速資料傳輸PCB闆設計最主要的就是差分信号線設計，設計好壞關乎整個裝置能否正常運作。
1、USB2.0接口差分信号線設計
USB2.0協定定義由兩根差分信号線(D 、D-)傳輸高速數字信号，最高的傳輸速率為480 Mbps。差分信号線上的差分電壓為400mV，理想的差分阻抗(Zdiff)為90(1±O．1)Ω。在設計PCB 闆時，控制差分信号線的差分阻抗對高速數字信号的完整性是非常重要的，因為差分阻抗影響差分信号的眼圖、信号帶寬、信号抖動和信号線上的幹擾電壓。由于不同軟體測量存在一定偏差，是以一般我們都是要求控制在80Ω至100Ω間。
差分線由兩根平行繪制在PCB 闆表層(頂層或底層)發生邊緣耦合效應的微帶線(Microstrip)組成的，其阻抗由兩根微帶線的阻抗及其和決定，而微帶線的阻抗(Zo)由微帶線線寬(W)、微帶線走線的銅皮厚度(T)、微帶線到最近參考平面的距離(H)以及PCB 闆材料的介電常數(Er)決定，其計算公式為：Zo={87/sqrt(Er 1.41)]}ln[5.98H/(0.8WT)]。影響差分線阻抗的主要參數為微帶線阻抗和兩根微帶線的線間距(S)。當兩根微帶線的線間距增加時，差分線的耦合效應減弱，差分阻抗增大；線間距減少時，差分線的耦合效應增強，差分阻抗減小。差分線阻抗的計算公式為：Zdiff=2Zo（1-0.48exp(-0.96S/H))。微帶線和差分線的計算公式在O．1<w／h<2 0="" 0="" p="" style="margin: 0px;">
為了獲得比較理想的信号品質和傳輸特性，高速USB2.0裝置要求PCB闆的疊層數至少為4層，可以選擇的疊層方案為：頂層(信号層)、地層、電源層和底層(信号層)。不推薦在中間層走信号線，以免分割地層和電源層的完整性。普通PCB 闆的闆厚為1.6 mm，信号層上的差分線到最近參考平面的距離H大約為11mil，走線的銅皮厚度T大約為O.65mil，填充材料一般為FR-4，介電常數Er為4.2。在H、T 和Er已确定的條件下，由差分線2D阻抗模型以及微帶線和差分線阻抗計算公式可以得到合适的線寬W和線間距S。當W=16mil，S=7mil 時，Zdiff=87Ω。但通過上述公式來推導合适的走線尺寸的計算過程比較複雜，借助PCB 阻抗控制設計軟體Polar 可以很友善的得到合适的結果，由Polar可以得到當W=11mil，S=5mil時，Zdiff=92.2Ω。
在繪制USB2．O 裝置接口差分線時，應注意以下幾點要求：
1、USB2.O晶片放置在離地層最近的信号層,并盡量靠近USB插座,縮短差分線走線距離。
2、差分線上不應加磁珠或者電容等濾波措施,否則會嚴重影響差分線的阻抗。
3、如果USB2.O接口晶片需串聯端電阻或者D線接上拉電阻時,務必将這些電阻盡可能的靠近晶片放置。
4、将USB2.O差分信号線布在離地層最近的信号層。
5、在繪制PCB闆上其他信号線之前,應完成USB2.0差分線和其他差分線的布線。
6、保持USB2.O差分線下端地層完整性,如果分割差分線下端的地層,會造成差分線阻抗的不連續性，并 會增加外部噪聲對差分線的影響。
7、在USB2.0差分線的布線過程中,應避免在差分線上放置過孔(via),過孔會造成差分線阻抗失調。如 果必須要通過放置過孔才能完成差分線的布線,那麼應盡量使用小尺寸的過孔,并保持USB2.0差分線在一個信号層上。
8、保證差分線的線間距在走線過程中的一緻性，使用Cadence繪圖時可以用shove保證，但在使用Protel 繪圖時要特别注意。如果在走線過程中差分線的間距發生改變，會造成差分線阻抗的不連續性。
9、在繪制差分線的過程中，使用45°彎角或圓弧彎角來代替90°彎角，并盡量在差分線周圍的150mil 範圍内不要走其他的信号線，特别是邊沿比較陡峭的數字信号線更加要注意其走線不能影響USB差分線。
10、差分線要盡量等長，如果兩根線長度相差較大時，可以繪制蛇行線增加短線長度。
2、USB2.0總線接口端電源線和地線設計
USB接口有5個端點，分别為：USB 電源(VBUS)、D-、D+、信号地(GND)和保護地(SHIELD)。除了D+、D-差分信号設計，USB總線電源、信号地和保護地的設計對USB系統的正常工作同樣重要。
USB電源線電壓為5V,提供的最大電流為500mA，應将電源線布置在靠近電源層的信号層上，而不是布置在與USB差分線所在的相同層上，線寬應在30mil以上，以減少它對差分信号線的幹擾。現在很多廠家的USB從控制晶片工作電壓為3.3V,當其工作在總線供電模式時,需要3.3-5V的電源轉換晶片,電源轉換晶片的輸出端應盡量靠近USB晶片的電壓輸入端，并且電源轉換晶片的輸入和輸出端都應加大容量電容并聯小容量電容進行濾波。當USB從控制晶片工作在自供電的模式時，USB電源線可以串聯一個大電阻接到地。
USB接口的信号地應與PCB闆上的信号地接觸良好，保護地可以放置在PCB 闆的任何一層上，它和信号地分割開,兩個地之間可以用一個大電阻并聯一個耐壓值較高的電容，如圖2所示。保護地和信号地之間的間距不應小于25mil，以減少兩個地之間的邊緣耦合作用。保護地不要大面積覆銅，一根100mli寬度的銅箔線就已能滿足保護地的功能需要了。
在繪制USB電源線、信号地和保護地時，應注意以下幾點：
1、USB插座的1、2、3、4 腳應在信号地的包圍範圍内，而不是在保護地的包圍範圍内。
2、USB差分信号線和其他信号線在走線的時候不應與保護地層出現交疊。
3、電源層和信号地層在覆銅的時候要注意不應與保護地層出現交疊。
4、電源層要比信号地層内縮20D，D 為電源層與信号地層之間的距離。
5、如果差分線所在層的信号地需要大面積覆銅，注意信号地與差分線之間要保證35mil以上的間距，以免覆銅後降低差分線的阻抗。
6、在其他信号層可以放置一些具有信号地屬性的過孔，增加信号地的連接配接性，縮短信号電流回流路徑。
7、在USB總線的電源線和PCB闆的電源線上，可以加磁珠增加電源的抗幹擾能力。
3、USB2.0其他信号的拓撲結構設計
USB2.O提供高達480Mbps的傳輸速率，是以晶片需要外接一個較高頻率的晶振，例如Cypress公司的CY7C68013需要外接1個24MHz的晶振。晶振應盡量靠近USB晶片的時鐘輸入腳，時鐘線不能跨越USB2.0的差分線，晶振下不要布置任何信号線，并且在時鐘線周圍應覆有完整的信号地，以降低時鐘線對其他信号線的幹擾，特别是對差分線的幹擾。在繪制USB晶片與其他晶片相連的資料線時，應保證線間距不小于8mil。
按EMC、EMI原理和信号完整性要求設計的USB2.0裝置PCB闆，傳輸速率可以達到300Mbps以上。高速數字信号傳輸PCB闆設計是一個比較複雜的領域，對設計人員的要求比較高，設計周期也比較長