reset 函數
第 43 行，讀取寄存器 cpsr 中的值，并儲存到 r0 寄存器中。
第 44 行，将寄存器 r0 中的值與 0X1F 進行與運算，結果儲存到 r1 寄存器中，目的就是提取 cpsr 的 bit0~bit4 這 5 位，這 5 位為 M4 M3 M2 M1 M0， M[4:0]這五位用來設定處理器的工作模式，
第 45 行，判斷 r1 寄存器的值是否等于 0X1A(0b11010)，也就是判斷目前處理器模式是否處于 Hyp 模式。
第 46 行，如果 r1 和 0X1A 不相等，也就是 CPU 不處于 Hyp 模式的話就将 r0 寄存器的bit0~5 進行清零，其實就是清除模式位
第 47 行，如果處理器不處于 Hyp 模式的話就将 r0 的寄存器的值與 0x13 進行或運算，0x13=0b10011，也就是設定處理器進入 SVC 模式。
第 48 行， r0 寄存器的值再與 0xC0 進行或運算，那麼 r0 寄存器此時的值就是 0xD3， cpsr的 I 為和 F 位分别控制 IRQ 和 FIQ 這兩個中斷的開關，設定為 1 就關閉了 FIQ 和 IRQ！
第 49 行，将 r0 寄存器寫回到 cpsr 寄存器中。完成設定 CPU 處于 SVC32 模式，并且關閉FIQ 和 IRQ 這兩個中斷。
第 56 行，如果沒有定義 CONFIG_OMAP44XX 和 CONFIG_SPL_BUILD 的話條件成立，
第 58 行讀取 CP15 中 c1 寄存器的值到 r0 寄存器中，根據 17.1.4 小節可知，這裡是讀取SCTLR 寄存器的值。
第 59 行， CR_V 在 arch/arm/include/asm/system.h 中有如下所示定義：
#define CR_V (1 << 13)
是以這一行的目的就是清除 SCTLR 寄存器中的 bit13
bit13 為 V 位，此位是向量表控制位，當為 0 的時候向量表基位址為 0X00000000，軟體可以重定位向量表。為 1 的時候向量表基位址為 0XFFFF0000，軟體不能重定位向量表。這裡将 V 清零，目的就是為了接下來的向量表重定位
第 60 行将 r0 寄存器的值重寫寫入到寄存器 SCTLR 中。
第63行設定r0寄存器的值為_start， _start就是整個uboot的入口位址，其值為0X87800000，相當于 uboot 的起始位址，是以 0x87800000 也是向量表的起始位址。
第 64 行将 r0 寄存器的值(向量表值)寫入到 CP15 的 c12 寄存器中，也就是 VBAR 寄存器。是以第 58~64 行就是設定向量表重定位的。
第 68 行如果沒有定義 CONFIG_SKIP_LOWLEVEL_INIT 的話條件成立。我們沒有定義CONFIG_SKIP_LOWLEVEL_INIT，是以條件成立，執行下面的語句。
分别調用函數 cpu_init_cp15、 cpu_init_crit 和_main。
ENTRY(cpu_init_crit)
/*
* Jump to board specific initialization...
* The Mask ROM will have already initialized
* basic memory. Go here to bump up clock rate and handle
* wake up conditions.
*/
b lowlevel_init @ go setup pll,mux,memory
ENDPROC(cpu_init_crit)
#endif
可以看出函數 cpu_init_crit 内部僅僅是調用了函數 lowlevel_init，接下來就是詳細的分析一下 lowlevel_init 和_main 這兩個函數
ENTRY(cpu_init_cp15)
/*
* Invalidate L1 I/D
*/
mov r0, #0 @ set up for MCR
mcr p15, 0, r0, c8, c7, 0 @ invalidate TLBs
mcr p15, 0, r0, c7, c5, 0 @ invalidate icache
mcr p15, 0, r0, c7, c5, 6 @ invalidate BP array
mcr p15, 0, r0, c7, c10, 4 @ DSB
mcr p15, 0, r0, c7, c5, 4 @ ISB
/*
* disable MMU stuff and caches
*/
mrc p15, 0, r0, c1, c0, 0
bic r0, r0, #0x00002000 @ clear bits 13 (--V-)
bic r0, r0, #0x00000007 @ clear bits 2:0 (-CAM)
orr r0, r0, #0x00000002 @ set bit 1 (--A-) Align
orr r0, r0, #0x00000800 @ set bit 11 (Z---) BTB
#ifdef CONFIG_SYS_ICACHE_OFF
bic r0, r0, #0x00001000 @ clear bit 12 (I) I-cache
#else
orr r0, r0, #0x00001000 @ set bit 12 (I) I-cache
#endif
mcr p15, 0, r0, c1, c0, 0
#ifdef CONFIG_ARM_ERRATA_716044
mrc p15, 0, r0, c1, c0, 0 @ read system control register
orr r0, r0, #1 << 11 @ set bit #11
mcr p15, 0, r0, c1, c0, 0 @ write system control register
#endif
#if (defined(CONFIG_ARM_ERRATA_742230) || defined(CONFIG_ARM_ERRATA_794072))
mrc p15, 0, r0, c15, c0, 1 @ read diagnostic register
orr r0, r0, #1 << 4 @ set bit #4
mcr p15, 0, r0, c15, c0, 1 @ write diagnostic register
#endif
#ifdef CONFIG_ARM_ERRATA_743622
mrc p15, 0, r0, c15, c0, 1 @ read diagnostic register
orr r0, r0, #1 << 6 @ set bit #6
mcr p15, 0, r0, c15, c0, 1 @ write diagnostic register
#endif
#ifdef CONFIG_ARM_ERRATA_751472
mrc p15, 0, r0, c15, c0, 1 @ read diagnostic register
orr r0, r0, #1 << 11 @ set bit #11
mcr p15, 0, r0, c15, c0, 1 @ write diagnostic register
#endif
#ifdef CONFIG_ARM_ERRATA_761320
mrc p15, 0, r0, c15, c0, 1 @ read diagnostic register
orr r0, r0, #1 << 21 @ set bit #21
mcr p15, 0, r0, c15, c0, 1 @ write diagnostic register
#endif
#ifdef CONFIG_ARM_ERRATA_845369
mrc p15, 0, r0, c15, c0, 1 @ read diagnostic register
orr r0, r0, #1 << 22 @ set bit #22
mcr p15, 0, r0, c15, c0, 1 @ write diagnostic register
#endif
mov r5, lr @ Store my Caller
mrc p15, 0, r1, c0, c0, 0 @ r1 has Read Main ID Register (MIDR)
mov r3, r1, lsr #20 @ get variant field
and r3, r3, #0xf @ r3 has CPU variant
and r4, r1, #0xf @ r4 has CPU revision
mov r2, r3, lsl #4 @ shift variant field for combined value
orr r2, r4, r2 @ r2 has combined CPU variant + revision
#ifdef CONFIG_ARM_ERRATA_798870
cmp r2, #0x30 @ Applies to lower than R3p0
bge skip_errata_798870 @ skip if not affected rev
cmp r2, #0x20 @ Applies to including and above R2p0
blt skip_errata_798870 @ skip if not affected rev
mrc p15, 1, r0, c15, c0, 0 @ read l2 aux ctrl reg
orr r0, r0, #1 << 7 @ Enable hazard-detect timeout
push {r1-r5} @ Save the cpu info registers
bl v7_arch_cp15_set_l2aux_ctrl
isb @ Recommended ISB after l2actlr update
pop {r1-r5} @ Restore the cpu info - fall through
skip_errata_798870:
#endif
#ifdef CONFIG_ARM_ERRATA_801819
cmp r2, #0x24 @ Applies to lt including R2p4
bgt skip_errata_801819 @ skip if not affected rev
cmp r2, #0x20 @ Applies to including and above R2p0
blt skip_errata_801819 @ skip if not affected rev
mrc p15, 0, r0, c0, c0, 6 @ pick up REVIDR reg
and r0, r0, #1 << 3 @ check REVIDR[3]
cmp r0, #1 << 3
beq skip_errata_801819 @ skip erratum if REVIDR[3] is set
mrc p15, 0, r0, c1, c0, 1 @ read auxilary control register
orr r0, r0, #3 << 27 @ Disables streaming. All write-allocate
@ lines allocate in the L1 or L2 cache.
orr r0, r0, #3 << 25 @ Disables streaming. All write-allocate
@ lines allocate in the L1 cache.
push {r1-r5} @ Save the cpu info registers
bl v7_arch_cp15_set_acr
pop {r1-r5} @ Restore the cpu info - fall through
skip_errata_801819:
#endif