數字vlsi晶片設計_設計時間縮短10倍，PPA提升20%，AI終于要革新晶片設計了

AI晶片支撐了AI變革了衆多行業，但晶片自動化設計工具EDA自1993年之後就放緩了創新的步伐，随着半導體制造技術的演進，晶片設計以及EDA工具們面臨着越來越大的挑戰。

好消息是，全球兩大EDA巨頭Synopsys和Cadence相繼釋出了采用AI的設計工具，可以縮短晶片的設計時間高達10倍，晶片PPA提升20%。

兩大EDA巨頭産品相繼引入AI

上周，Synopsys宣布推出首個用于晶片設計的自主AI應用程式——DSO.ai(Design Space Optimization AI)。這個AI推理引擎能夠在晶片設計的巨大求解空間裡搜尋優化目标。

根據三星設計平台開發部執行副總裁Jaehong Park的說法，原本需要多位設計專家耗時一個多月才可完成的設計，DSO.ai隻要短短3天即可完成。

DSO.ai做了什麼？如今，晶片設計是一個蘊藏着許多可優化方案的巨大求解空間，其求解空間的規模是圍棋的數萬億倍。但要在如此巨大的空間進行搜尋是一項非常費力的工作，在現有經驗和系統知識的指導下仍需要數周的實驗時間。

除此之外，晶片設計流程往往會消耗并生成數TB的高維資料，這些資料通常在衆多單獨優化的孤島上進行區分和分段。要建立最佳設計方案，開發者必須擷取大量的高速資料，并在分析不全面的情況下，即時做出極具挑戰的決策，這通常會導緻決策疲勞和過度的設計限制。

DSO.ai引擎所做的，是通過擷取由晶片設計工具生成的大資料流，并用其來探索搜尋空間、觀察設計随時間的演變情況，同時調整設計選擇、技術參數和工作流程，以指導探索過程向多元優化的目标發展。

這個引擎使用了Synopsys研發團隊發明的機器學期來執行大規模搜尋任務，自主運作成千上萬的探索矢量，并實時擷取千兆位元組的高速設計分析資料。

通過兩年多與學界以及産業界的合作，借助DSO.ai可以得到更加優化的設計解決方案，加速晶片的上市時間，并且還能夠降低晶片的設計和制造總體成本。

本周三，另一大EDA巨頭Cadence也宣布推出已經過數百次先進工藝節點成功流片驗證的新版Cadence數字全流程，進一步優化功耗，性能和面積，廣泛應用于汽車，移動，網絡，高性能計算和人工智能（AI）等各個領域。

這一新版的流程采用了支援機器學習（ML）功能的統一布局布線和實體優化引擎等多項業界首創技術，吞吐量最高提升3倍，PPA最高提升20%，助力實作卓越設計。ML功能可以讓使用者用現有設計訓練Cadence數字全流程iSpatial優化技術，實作傳統布局布線流程設計裕度的最小化。

MediaTek公司計算和人工智能技術事業部總經理Dr. SA Hwang說：“通過Innovus設計實作系統GigaOpt優化器工具新增的ML能力，我們得以快速完成CPU核心的自動訓練，提高最大頻率，并将時序總負餘量降低80%。簽核設計收斂的總周轉時間可以縮短2倍。”

三星電子代工設計平台開發執行副總裁Jaehong Park則表示，“Cadence數字全流程的iSpatial技術可以精确預測完整布局對PPA的優化幅度，實作RTL，設計限制和布局布線的快速疊代，總功耗減少6%，且設計周轉時間加快3倍。同時，Cadence獨特的ML能力讓我們在Samsung Foundry的4nm EUV節點訓練設計模型，實作了5%額外性能提升和5%漏電功率減少。”

晶片設計終于迎來變革

EDA（Electronic design automation，電子設計自動化），是指利用計算機輔助設計（CAD）軟體來完成超大規模內建電路（VLSI）晶片的功能設計、綜合、驗證、實體設計（包括布局、布線、版圖、設計規則檢查等）等流程的設計方式。

在EDA出現之前，設計人員必須手工完成內建電路的設計、布線等工作，實體設計人員需要處理每一個半導體，甚至是那些組成邏輯門（如NAND、NOR以及其他邏輯功能等）的半導體。但随着摩爾定律的發展，更大、性能也更強的晶片（die）被制造出來，再讓設計者們處理每一個半導體變得越來越不現實。

于是，整個産業把目光轉向了抽象化（abstraction）——即在一個更高的層次上進行設計，而把那些底層的細節都歸并到庫和CAE（Computer Aided Engineering，計算機輔助工程）工具中——就類似于軟體産業所做的事情。

CAE系統配備了專門用于IC設計的硬體和軟體的計算機，但當時能夠使用計算機輔助設計（CAD，Computer Aided Design）的隻有實力強大的半導體公司的團隊，這些團隊中的設計人員技藝精湛，擅長複雜的邏輯和實體設計、庫和過程開發、封裝以及其他一些專業方面。

專用內建電路（ASICs，applicationspecific ICs）的出現改變了這一情形，ASIC可以讓設計者們不需要了解IC的實體版圖、加工工藝，或者說，事實上他們根本不需了解任何非數字層面的東西，讓更多的人可以追逐摩爾定律的浪潮。

設計自動化行業認識到了這一點， 并創造了一些半定制和定制（ semi-customandcustom）方法，使得系統設計師們不需要達到CAD工程師那樣的了解水準就能設計矽片。當然，通過支援ASIC設計，CAE工作站和EDA系統得到了迅速擴張，系統設計者也比哪些内部CAD團隊更加開放。

但摩爾定律的持續發揮作用，即便有了支援ASIC設計的EDA，要設計大型電路依舊是一個艱巨的任務，同時，為了達到更高的生産率水準，需要心意層次的抽象化。

這時，設計的方法需要進一步提升，其中的一個關鍵是，由設計界提出的新層次的抽象化，在CAE的幫助下轉化為生産力，成為了産業界的标準。這即是所謂的寄存器傳輸級（RTL，Register-Transfer Level）抽象。于是設計自動化公司們意識到它們需要跟進到RTL并努力提高設計人員的生産力，Synopsys在推進抽象化前沿發展做出了重大的貢獻。

RTL進一步擴充了晶片設計群體，就像系統設計工具擴充了ASIC設計群體那樣。

但自EDA從1993年進入成熟使其之後，這個領域的創新就開始放緩。可惜的是，晶片行業的挑戰依舊在快速增加，即便有更好的模拟與仿真技術和IP市場的發展，随着2007年SoC成為人們關注的焦點，并且摩爾定律也在放緩，EDA面臨着更大的挑戰。

是以，而這一次，兩大EDA巨頭在其産品中引入AI，可謂是EDA行業自進入成熟期時候難得看到的創新。但業界對于新産品的接受程度以及影響力，還需要等到更多使用者使用Cadence和Synopsys的産品之後才能得出結論。

雷鋒網參考 清華大學出版社出版的《電路與系統簡史》 雷鋒網雷鋒網