耦合電容和旁路電容

在電子電路中,去耦電容和旁路電容都是起到抗幹擾的作用,電容所處的位置不同,稱呼就不一樣了。

對于同一個電路來說,旁路(bypass)電容是把輸入信号中的高頻噪聲作為濾除對象,把前級攜帶的高頻雜波濾除,而去耦(decoupling,也稱退耦)電容是把輸出信号的幹擾作為濾除對象。

    在供電電源和地之間也經常連接配接去耦電容,它有三個方面的作用:一是作為本內建電路的蓄能電容;二是濾除該器件産生的高頻噪聲,切斷其通過供電回路進行傳播的通路;三是防止電源攜帶的噪聲對電路構成幹擾。

旁路實際上就是給高頻幹擾提供一個到地的能量釋放途徑,不同的容值可以針對不同的頻率幹擾.是以一般旁路時常用一個大貼片加上一個小貼片并聯使用.對于相同容量的電容的Q值我認為會影響旁路時高頻幹擾釋放路徑的阻抗,直接影響旁路的效果,對于旁路來說,希望在旁路作用時,電容的等效阻抗越小越好,這樣更利于能量的排洩。

旁路是把前級或電源攜帶的高頻雜波或信号濾除；去藕是為保正輸出端的穩定輸出(主要是針對器件的工作)而設的“小水塘”,在其他大電流工作時保證電源的波動範圍不會影響該電路的工作；補充一點就是所謂的藕合:是在前後級間傳遞信号而不互相影響各級靜态工作點的元件。

首先介紹兩個常用的簡單概念。

旁路（Bypass），是指給信号中的某些有害部分提供一條低阻抗的通路。電源中高頻幹擾是典型的無用成分，需要将其在進入目标晶片之前提前幹掉，一般我們采用電容到達該目的。用于該目的的電容就是所謂的旁路電容（Bypass Capacitor）,它利用了電容的頻率阻抗特性（理想電容的頻率特性随頻率的升高，阻抗降低，這個地球人都知道），可以看出旁路電容主要針對高頻幹擾（高是相對的，一般認為20MHz以上為高頻幹擾，20MHz以下為低頻紋波）。

    退耦（Decouple），最早用于多級電路中，為保證前後級間傳遞信号而不互相影響各級靜态工作點的而采取的措施。在電源中退耦表示，當晶片内部進行開關動作或輸出發生變化時，需要瞬時從電源線上抽取較大電流，該瞬時的大電流可能導緻電源線上電壓的降低，進而引起對自身和其他器件的幹擾。為 了減少這種幹擾，需要在晶片附近設定一個儲電的“小水池”以提供這種瞬時的大電流能力。

在電源電路中，旁路和退耦都是為了減少電源噪聲。旁路主要是為了減少電源上的噪聲對器件本身的幹擾（自我保護）；退耦是為了減少器件産生的噪聲對電源的幹擾（家醜不外揚）。有人說退耦是針對低頻、旁路是針對高頻，我認為這樣說是不準确的，高速晶片内部開關操作可能高達上GHz，由此引起對電源線的幹擾明顯已經不屬于低頻的範圍，為此目的的退耦電容同樣需要有很好的高頻特性。本文以下讨論中并不刻意區分退耦和旁路，認為都是為了濾除噪聲，而不管該噪聲的來源。

    簡單說明了旁路和退耦之後，我們來看看晶片工作時是怎樣在電源線上産生幹擾的。我們建立一個簡單的IO Buffer模型，輸出采用圖騰柱IO驅動電路，由兩個互補MOS管組成的輸出級驅動一個帶有串聯源端比對電阻的傳輸線（傳輸線阻抗為Z0）。

為了做成純文檔的格式，盡量采用文字說明，不不采用圖檔，這樣給了解帶來一定的困難，看官們見笑了。設電源引腳和地引腳的封裝電感和引線電感之和分别為：Lv和Lg。兩個互補的MOS管（接地的NMOS和接電源的PMOS）簡單作為開關使用。假設初始時 刻傳輸線上各點的電壓和電流均為零，在某一時刻器件将驅動傳輸線為高電平，這時候器件就需要從電源管腳吸收電流。在時間T1，使PMOS管導通，電流從 PCB闆上的VCC流入，流經封裝電感Lv，跨越PMOS管，串聯終端電阻，然後流入傳輸線，輸出電流幅度為VCC/（2×Z0）。電流在傳輸線網絡上持 續一個完整的傳回（Round-Trip）時間，在時間T2結束。之後整個傳輸線處于電荷充滿狀态，不需要額外流入電流來維持。當電流瞬間湧過封裝電感 Lv時，将在晶片内部的電源提供點産生電壓被拉低的擾動。該擾動在電源中被稱之為同步開關噪聲（SSN，Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise）或Delta I噪聲。

在時間T3，關閉PMOS管，這一動作不會導緻脈沖噪聲的産生，因為在此之前PMOS管一直處于打開狀态且沒有電流流過的。同時打開NMOS管，這時傳輸 線、地平面、封裝電感Lg以及NMOS管形成一回路，有瞬間電流流過開關B，這樣在晶片内部的地結點處産生參考電平點被擡高的擾動。該擾動在電源系統中被 稱之為地彈噪聲（Ground Bounce，我個人讀着地tan）。

    實際電源系統中存在晶片引腳、PCB走線、電源層、底層等任何互連線都存在一定電感值，是以上面就IC級分析的SSN和地彈噪聲在進行Board Level分析時，以同樣的方式存在，而不僅僅局限于晶片内部。就整個電源分布系統來說（Power Distribute System）來說，這就是所謂的電源電壓塌陷噪聲。因為晶片輸出的開關操作以及晶片内部的操作，需要瞬時的從電源抽取較大的電流，而電源特性來說不能快速響應該電流變化，高速開關電源開關頻率也僅有MHz量級。為了保證晶片附近電源線上的電壓不至于因為SSN和地彈噪聲降低超過器件手冊規定的容限，這就 需要在晶片附近為高速電流需求提供一個儲能電容，這就是我們所要的退耦電容。

如果電容是理想的電容，選用越大的電容當然越好了，因為越大電容越大，瞬時提供電量的能力越強，由此引起的電源軌道塌陷的值越低，電壓值越穩定。但是，實際的電容并不是理想器件，因為材料、封裝等方面的影響，具備有電感、電阻等附加特性；尤其是在高頻環境中更表現的更像電感的電氣特性。我們都知道實際電容 的模型簡單的以電容、電阻和電感建立。除電容的容量C以外，還包括以下寄生參數：

    1、等效串聯電阻ESR（Resr）：電容器的等效串聯電阻是由電容器的引腳電阻與電容器兩個極闆的等效電阻相串聯構成的。當有大的交流電流通過電容器，Resr使電容器消耗能量(進而産生損耗)，由此電容中常用用損耗因子表示該參數。

    2、等效串聯電感ESL（Lesl）：電容器的等效串聯電感是由電容器的引腳電感與電容器兩個極闆的等效電感串聯構成的。

    3、等效并聯電阻EPR Rp ：就是我們通常所說的電容器洩漏電阻，在交流耦合應用、存儲應用(例如模拟積分器和采樣保持器)以及當電容器用于高阻抗電路時，Rp是一項重要參數，理想 電容器中的電荷應該隻随外部電流變化。然而實際電容器中的Rp使電荷以RC時間常數決定的速度緩慢洩放。

所有考慮的出發點都是為了降低電源地之間的感抗（滿足電源最大容抗的條件下），在有瞬時大電流流過電源系統時，不至于産生大的噪聲幹擾晶片的電源地引腳。選用常見的有兩種方法計算所需的電容：

    簡單方法：由輸出驅動的變化計算所需退耦電容的大小；

    複雜方法：由電源系統所允許的最大的感抗計算退耦電容的大小。

    我們假設一個模型，在一個Vcc＝3.3V的SRAM系統中，有36根輸出資料線，單根資料線的負載為Cload＝30pF（相當的大了），輸出驅動需要 在Tr＝2ns（上升時間）内将負載從0V驅動到3.3V，該晶片資料裡規定的電源電壓要求是3.3V＋0.3V/-0.165V。可以看出在SRAM的輸出同時從0V上升到3.3V時，從電源系統抽取的電流最大，我們選擇此時計算所需的退耦電容量。我們采用第一種計算方法進行計算，單根資料線所需要的電流大小為：

      I＝Cload×（dV/dt）＝30pF×（3V/2ns）=45mA;

36根資料線同時翻轉時的電流大小為Itot＝45mA×36＝1.62A。晶片允許的供電電壓降為0.165V，假設我們允許該晶片在電源線上因為SSN引入的噪聲為50mV，那麼所需要的電容退耦電容為：

      C＝I×（dt/dV）＝1.62A×（2ns/50mV）=64nF；

從标準容值表中選用兩個34nF的電容進行并聯以完成該值，正如上面提到的退耦電容的選擇在實際中并不是越大越好，因為越大的電容具有更大的封裝，而更大的封裝可能引入更大的ESL，ESL的存在會引起在IC引腳處的電壓抖動（Glitching），這個可以通過V＝L×（di/dt）公式來說明，常見貼片電容的L大約是1.5nH，那麼V＝1.5nH×（1.62A/2ns）=1.2V，考慮整個Bypass回路的等效電感之後，實際電路中glitch 會小于該值。通過前人做的一些仿真的和經驗的資料來看，退耦電容上的Glitch與同時驅動的總線數量有很大關系。

因為ESL在高頻時覺得了電源線上的電流提供能力，我們采用第二種方法再次計算所需的退耦電容量。這中方法是從Board Level考慮單闆，即從Bypass Loop的總的感抗角度進行電容的計算和選擇，是以更具有現實意義，當然需要考慮的因素也就越多，實際問題的解決總是這樣，需要一些折中，需要一點妥協。

同樣使用上面的假設，電源系統的總的感抗最大：

      Xmax＝（dV/dI）＝0.05/1.62=31m歐；

在此，需要說明我們引入的去耦電容是為了去除比電源的去耦電容沒有濾除的更高頻率的噪聲，例如在電路闆級參數中串聯電感約為Lserial＝5nH，那麼電源的退耦頻率：

Fbypass＝Xmax/(2pi×Lserial)＝982KHz，這就是電源本身的濾波頻率，當頻率高于此頻率時，電源電路的退耦電路不起作用，需要引入晶片的退耦電容進行濾波。另外引入另外一個參數——轉折點頻率Fknee，該頻率決定了數字電路中主要的能量分布，高于該頻率的分量認為對數字電路的上升沿和下降沿變化沒有貢獻。在High-Speed Digital Design:A Hand Book of Black Magic這本書的第一章就詳細的讨論了該問題，在此不進行詳細說明。隻是引入其中推倒的公式：

      Fknee＝（1/2×Tr）＝250MHz，其中Tr＝2ns；

可見Fknee遠遠大于Fbypass，5nH的串聯電感肯定是不行了。那麼計算：

Ltot＝Xmax/(2pi×Fknee)＝(Xmax×Tr/pi)=19.7pH;

如前面提到的常見的貼片電容的串聯電感在1.5nH左右，所需要的電容個數是：

N＝（Lserial/Ltot）=76個，另外當頻率降到Fbypass的時候，也應該滿足闆級容抗需要即：

    Carray=(1/（2pi×Fbypass×Xmax）)＝5.23uF；

    Celement=Carray/N=69nF;