最近看了看了一篇《vivado使用誤區與進階》的文章，覺得寫得挺不錯了，看完後自己對時序分析又有了更深一層的了解，故記錄下來。可能排版有些亂，有些圖都是直接從文章中截取，但是不影響閱讀。
時序分析的基本步驟
一個合理的時序限制，可以分為以下步驟：
時序限制整體的思路與之前我說的方法基本一緻。整體的思路如下：
1. 先是限制時鐘，讓軟體先解決内部時序問題；（在這一步驟中可以适當加入時序例外，以便時序通過）
2. 然後再加入IO的延遲限制；
3. 最後針對沒有過的時序，添加時序例外。
在《vivado使用誤區與進階》中，提到了一種叫 UltraFAST 的設計方法。針對下圖中所說的根據疊代結果添加必要的例外限制（步驟1），為什麼是添加必要的呢？是因為雖然是跨時鐘域，但是有時候就算不限制，時序也能過。當碰到時序不過的時候，現階段可以去針對該部分路徑進行時序例外限制，以便後續繼續分析。需要注意的是，就算沒有報時序為例，現階段也一定要去留意那些跨時鐘的路徑（通過clock_interaction），确認代碼有沒有做相應的跨時鐘域處理。針對跨時鐘域的代碼處理後面會提到。
定義時鐘限制
時鐘主要可以分為主時鐘以及衍生時鐘。
建立主時鐘。典型的主時鐘根包括有以下幾種情況：輸入端口、千兆位收發器輸出引腳以及某些硬體原語輸出管腳。
限制執行個體 ：
create_clock -name SysClk -period 10 -waveform {0 5} [get_ports sysclk]
GT 收發器輸入引腳，例如已恢複的時鐘。
限制執行個體 ：
create_clock -name txclk -period 6.667 [get_pin gt0/TXOUTCLK]
建立生成時鐘
自動衍生時鐘
• MMCM*/ PLL*
• BUFR
• PHASER*
如果 Vivado 設計套件時序引擎所選擇的自動衍生時鐘名稱并不合适，您可以使用 create_generated_clock 指令強行定義自己的名稱，此時無需指定波形轉換。該限制應剛好位于限制檔案中定義主時鐘的限制之後。例如，由 MMCM 執行個體生成的時鐘的預設名稱是 net0，您可以添加如下限制強制将其設定為自己的名稱（例如fftClk）：
create_generated_clock -name fftClk [get_pins mmcm_i/CLKOUT0]
生成時鐘源自另一個現有時鐘（主時鐘）。通常用來描述由邏輯子產品在主時鐘上執行的波形變換。由于生成時鐘的定義取決于主時鐘特性，是以必須首先定義主時鐘。要明确定義生成時鐘，必須使用 create_generated_clock 指令。
create_generated_clock -name GC1 -source [get_pins gen_clk_reg/C] -divide_by 2 [get_pins gen_clk_reg/Q]
跨時終域處理
跨時鐘域處理，主要是為了避免亞穩态的傳播（注意亞穩态不能消除，但是可以采用一定的方式，降低其傳播的風險）。觸發器進入亞穩态的時間可以用參數MTBF（Mean Time Between Failures）來描述，MTBF即觸發器采樣失敗的時間間隔，表示為：
例如針對單bit資料的跨時鐘域處理，是為了讓MTBF增大，使得進入一個可接受範圍。
*跟大家探讨一個問題，為什麼打兩拍就可以降低亞穩态的傳播呢？
我想到的一個場景如下：
信号a經過跨時鐘處理後變成了a’；這樣就可以確定在時序滿足的前提下，同一個時鐘域中的1、2、3子產品接收到的a’的值是一緻的，如果不做跨時鐘域處理，由于布局布線的延遲不一樣，不能確定到達1、2、3子產品的值是一緻的，進而導緻邏輯混亂，引起系統的不穩定現象。
IO的延遲限制
輸入延遲
外部器件發送資料到FPGA系統模型如下圖所示。對FPGA的IO口進行輸入最大最小延時限制是為了讓FPGA設計工具能夠盡可能的優化從輸入端口到第一級寄存器之間的路徑延遲，使其能夠保證系統時鐘可靠的采到從外部晶片到FPGA的信号。
輸入延時即為從外部器件發出資料到FPGA輸入端口的延時時間。其中包括時鐘源到FPGA延時和到外部器件延時之差、經過外部器件的資料發送Tco，再加上PCB闆上的走線延時。如下圖所示，為外部器件和FPGA接口時序。
最大輸入延時（input delay max）為當從資料發送時鐘沿（lanuch edge）經過最大外部器件時鐘偏斜（Tclk1），最大的器件資料輸出延時（Tco），再加上最大的PCB走線延時（Tpcb），減去最小的FPGA時鐘偏移（FTsu）的情況下還能保證時序滿足的延時。這樣才能保證FPGA的建立時間，準确采集到本次資料值，即為setup slack必須為正，計算公式如下式所示：
Setup slack =（Tclk + Tclk2(min)）–（Tclk1(max) +Tco(max) +Tpcb(max) +FTsu）≥0（1）
最小輸入延時（input delay min）為當從資料發送時鐘沿（lanuch edge）經過最小外部器件時鐘偏斜（Tclk1），最小器件資料輸出延時（Tco），再加上最小PCB走線延時（Tpcb），此時的時間總延時值一定要大于FPGA的最大時鐘延時和建立時間之和，這樣才能不破壞FPGA上一次資料的保持時間，即為hold slack必須為正，計算公式如下式所示：
Hold slack = （Tclk1(min) + Tco(min) + Tpcb(min)）–（FTh + Tclk2(max)）≥ 0（2）
我們很容易就可以從公式（1）和（2）推到出（3）
Tclk – Ftsu ≥Tclk1 - Tclk2 + Tco + Tpcb ≥ FTh（3）
在公式（3）中，我們發現Tclk 、Ftsu以及FTh，對于工具來說是已知的，而Tclk1 - Tclk2 + Tco + Tpcb正是我們需要告知綜合工具的延遲量。
從我們推到出的公式，我們可以得到：
Input_delay_max = Tclk – Ftsu;
Input_delay_min = FTh ;
輸出延遲
FPGA輸出資料給外部器件模型如下圖所示。對FPGA的IO口進行輸出最大最小延時限制是為了讓FPGA設計工具能夠盡可能的優化從第一級寄存器到輸出端口之間的路徑延遲，使其能夠保證讓外部器件能準确的采集到FPGA的輸出資料。
輸出延時即為從FPGA輸出資料後到達外部器件的延時時間。其中包括時鐘源到FPGA延時和到外部器件延時之差、PCB闆上的走線延時以及外部器件的資料建立和保持時間。如所示，為FPGA和外部器件接口時序圖。
最大輸出延時（output delay max）為當從FPGA資料發出後經過最大的PCB延時、最小的FPGA和器件時鐘偏斜，再加上外部器件的建立時間。限制最大輸出延時，是為了限制IO口輸出，進而使外部器件的資料建立時間，即為setup slack必須為正，計算公式如下式所示：
Setup slack =（Tclk + Tclk2(min)）–（Tclk1(max) +FTco(max) +Tpcb(max) +Tsu）≥0（4）
最小輸出延時（output delay min）為當從FPGA資料發出後經過最小的PCB延時、最大的FPGA和器件時鐘偏斜，再減去外部器件的建立時間。限制最小輸出延時，是為了限制IO口輸出，進而使IO口輸出有個最小延時值，防止輸出過快，破壞了外部器件上一個時鐘的資料保持時間，導緻hlod slack為負值，不能正确的鎖存到資料，最小輸出延時的推導計算公式如下式所示：
Hold slack = （Tclk1(min) + FTco(min) + Tpcb(min)）–（Th + Tclk2(max)）≥ 0（5）
我們很容易就可以從公式（4）和（5），發現這兩條公式與前面推導輸入延遲如出一轍。隻不過現在FPGA變成了輸出器件，而Tsu、Th是下遊器件的參數，綜合工具并不知情，需要我們告訴他。除了FTco以外，其他參數都需要我們告訴工具。
由公式（4）我們可以推導出：
FTco(max) + Tpcb(max) –（Tclk2(min) – Tclk1(max)+Tsu ≤Tclk
那麼output delay max = Tpcb(max) –（Tclk2(min) – Tclk1(max)+Tsu
同理我們由公式（5）可以推導出：
FTco(min) + Tpcb(min) – （Tclk2(max) – Tclk1(min)）– Th ≥ 0
那麼output delay min = Tpcb(min) – （Tclk2(max) – Tclk1(min)）– Th
為了幫助學員能夠更深入地掌握FPGA系統設計與實際應用。編者給大家準備了FPGA系列學習電子書籍，包括了 CPLD/Verilog程式設計語言基礎與設計，數字IC、基本邏輯、組合邏輯等基礎電路，Vivado平台開發與調試、內建開發環境使用及相關技巧，FPGA數字信号處理、數字圖像處理及各種FPGA實戰項目設計案例等等。
1.Verilog數字系統設計教程
本書從算法和計算的基本概念出發，講述如何用硬線邏輯電路實作複雜數字邏輯系統的方法。全書共分三部分。部分内容共18章；二部分共12個上機練習實驗範例；三部分是Verilog硬體描述語言參考手冊，可供讀者學習、查詢之用。本書2版後，在文法篇中增加了IEEE Verilog1364-2001标準簡介，以反映Verilog文法的新變化。
2.數字電路與邏輯設計
本書系統地闡述了邏輯電路的基礎理論--邏輯函數及其數學工具；重點讨論了邏輯電路的設計方法和分析方法；詳細介紹了通用性強的幾類中、大規模內建器件，并結合執行個體介紹了它們在各領域中的應用；對可程式設計邏輯器件及其硬體描述語言也進行了系統介紹。
全書共10章，主要内容有：邏輯函數、內建邏輯門、組合邏輯電路、內建觸發器、時序邏輯電路、硬體描述語言、半導體存儲器、可程式設計邏輯器件、脈沖單元電路、模數及數模轉換技術等。各章均附有内容提要、小結、思考題和習題。
3.Vivado從此開始
本書涵蓋了Vivado的四大主題：設計流程、時序限制、設計分析和Tcl腳本的使用，結合執行個體深入淺出地闡述了Vivado的使用方法，精心總結了Vivado在實際工程應用中的一些技巧和注意事項，既包含圖形界面操作方式，也包含相應的Tcl指令。本書語言流暢，圖文并茂。全書共包含405張圖檔、17個表格、172個Tcl腳本和39個HDL代碼，同時，本書配有41個電子教學課件，為讀者提供了直覺而生動的資料。本書可供電子工程領域内的大學高年級學生和研究所學生學習參考，也可供FPGA工程師和自學者參考使用。
4.Xilinx新一代FPGA設計套件Vivado應用指南
本書系統論述了新一代FPGA設計套件Vivado的性能、使用方法以及FPGA的開發方法。全書内容包括Vivado設計套件的特性，全面可程式設計FPGA器件的架構，使用Vivado套件建立複雜數字系統設計項目，仿真系統功能，RTL分析産生網表檔案，性能要求的時序限制及綜合，布局布線及靜态時序分析和生成位流檔案等全部設計過程，基于項目和非項目批作業兩種用Tcl指令的設計模式，同步設計技術、HDL編碼技術、時序收斂和HI.S優化DSP算法等關鍵技術，并以執行個體介紹了嵌入式系統的設計方法等。
5.Xilinx FPGA設計權威指南 Vivado內建設計環境
本書全面系統地介紹了Xilinx新一代內建開發環境Vivado的設計方法、設計流程和具體實作。全書共分8章，内容包括：Vivado設計導論、Vivado工程模式和非工程模式設計流程、Vivado調試流程、基于IP的嵌入式系統設計流程、Vivado HLS設計流程、System Generator設計流程、Vivado部分可重配置設計流程和Vivado進階設計技術。本書參考了Xilinx公司提供的Vivado最新設計資料，理論與應用并重，将Xilinx公司最新的設計方法貫穿在具體的設計實作中。
6.基于FPGA的嵌入式圖像處理系統設計
本書詳細介紹了FPGA這種新型可程式設計電子器件的特點，對FPGA的各種程式設計語言的發展曆程進行了回顧，并針對嵌入式圖像處理系統的特點和應用背景，詳細介紹了如何利用FPGA的硬體并行性特點研制開發高性能嵌入式圖像處理系統。作者還結合自己的經驗，介紹了研制開發基于FPGA的嵌入式圖像處理系統所需要的正确思路以及許多實用，并給出了許多圖像處理算法在FPGA上的具體實作方法以及多個基于FPGA實作嵌入式圖像處理系統的應用執行個體。
7.基于FPGA的數字圖像處理原理及應用
本書首先介紹FPGA程式設計和圖像與視訊處理的關鍵基礎理論，然後通過執行個體代碼詳細講解了如何利用FPGA實作直方圖操作中的直方圖統計/均衡化/線性拉伸/規定化、線性濾波器操作中的均值濾波器、Sobel算子(濾波、求模、求角度)、非線性濾波器操作中的排序類算法/形态學濾波、圖像分割算法中的局部自适應分割/Canny算子等。本書在仿真測試部分設計了一種完善的通用測試系統，并利用此測試系統在每一章的仿真測試環節對所設計算法進行嚴格的測試和驗證。本書在很後一章介紹了在視訊處理領域常見的輸入/輸出接口。本書偏向于工程應用，在書中有大量關于如何利用FPGA實作圖像處理算法的執行個體及代碼，并對這些算法的原理及其實作過程、算法測試等做了詳細的介紹，全部的算法都進行了仿真測試驗證。
8.數字信号處理的FPGA實作
FPGA仍舊是快速創新的領域，很高興SpringerVerla9公司給我這個機會将FPGA領域的新發展囊括到本書的第3版中。本版新增了總計150多頁全新的理念和目前的設計方法。第3版的創新主要包括以下幾方面。
現在許多FPGA都包含嵌入式l8位×18位乘法器，因而推薦在以DSP為主的應用中使用這些器件，因為嵌入式乘法器可以節省很多LE。例如，在本版的所有示例，中都用到的CycloneIIEP2C35F672C6器件就具有35個18位×18位乘法器。
9.FPGA設計實戰演練（邏輯篇+進階技巧篇）
FPGA設計實戰演練共分為兩冊，分别是邏輯篇和進階技巧篇。
邏輯篇：主要面向廣大的FPGA/CPLD初學者，從零基礎開始講述FPGA/CPLD以及相關的基礎知識，并以一個支援各種入門、進階的子主機闆形式的學習套件為實驗平台，針對Altera公司的Cyclone Ⅲ器件量身打造的24個應用執行個體貫穿其中。執行個體講解深入淺出，不僅有基本的Verilog文法講解，也有設計思路和背景知識的較長的描述； 開發工具（Quartus Ⅱ+ModelSim）的使用更是手把手、圖文并茂地展示給讀者。
進階技巧篇：現代FPGA的結構越來越複雜，多時鐘域的設計現在已是常态。對于功能電路來說，複位結構都必不可少。在同步邏輯設計中如何很好地處理異步複位，甚至在多時鐘域之間傳遞（異步）複位信号也是邏輯工程師經常面臨的挑戰。本書除專門介紹了上述電路的設計方法外，還介紹了狀态機的設計。在介紹這些通用電路結構的基礎上，還介紹了代碼優化以及如何對設計進行綜合與布局布線優化方面的相關内容。
10.FPGA項目開發實戰講解
本書立足于工程實踐經驗，首先介紹FPGA的原理、文法、設計技巧，然後詳細介紹了7項常用技術的實作。每項技術從以下幾方面介紹：相關技術介紹、FPGA方案框圖設計、子子產品設計、仿真和測試、項目開發過程中遇到的問題、定位和解決措施，其中插入了大量的狀态機轉換圖和關鍵代碼，友善讀者學習。
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