下一個筆試題是華為，雖然隻有單選和多選，但還是需要準備一下：
這是一個電路中的某一條關鍵路徑，或者是一個單獨的設計，都可以去求其最高頻率。
考慮到有時鐘抖動等許多情況，是以此電路的最小周期應該為：
Tmin = Tcq + Tgate + Tsu;
本題的組合邏輯延遲，也就是門延遲是一個反相器inv2，為2ns，而Tcq在這裡應該是邏輯延遲6ns。
根據題目資訊，可以知道Tmin = 6 + 2 + 2 = 10ns.
最高頻率為100MHz。
這個題目屬于從慢時鐘域到快時鐘域的信号傳輸問題，理論上常用的方法是握手協定的方法
當多比特信号從慢時鐘傳輸的時候，同時讓請求使能信号有效req，用快時鐘的上升沿對使能信号兩拍寄存（采樣），檢測請求信号的邊沿，檢測到請求信号後，鎖存輸入資料，同時在鎖存資料後的下一拍産生應答信号ack，這樣就完成了一次握手。（發送時鐘域檢測到ack後就結束這一次傳輸了，握手結束。）
相關參考連結：
使用異步FIFO，當然可以，異步FIFO是跨時鐘域傳輸通吃的辦法。
20200103更新
有同學說格雷碼計數從0到6，而非從6到7，是以使用格雷碼不能解決，是這樣吧。
至于D：有個博友給了個圖，供參考：
3、乒乓buffer可以提高系統的資料吞吐量，提高系統的處理并行度 。（判斷題）
乒乓操作是一種流水線的思想，是以有利于提高系統的速度，并行度，是一種用面積換速度的案例。
其原理圖大概是這樣的：
資料緩存到DPRAM1時，輸出DPRAM2的内容，下一拍資料緩存到DPRAM2，則輸出DPRAM1的内容。
參考：
https://baike.baidu.com/item/%E4%B9%92%E4%B9%93%E6%93%8D%E4%BD%9C/696591
深入淺出玩轉FPGA
畫兩張圖吧，懂得自懂，不懂也米辦法：
選D。
5、
同類型的題目有，什麼對靜态功耗影響最大？
電壓和工藝對靜态功耗都有影響，但是工藝影響最大。
回到本題：
峰值往往出現在時鐘翻轉的瞬間，hvt隻能降低靜态功耗；
clock gating可以用效降低動态功耗，因為減少了不必要的時鐘翻轉；
power gating，通常是也是減少待機電流。因為正常工作時各種power domain都是打開的；
memory shutdown與power gating是一個意思。隻是一個關memory子產品的電，一個是關邏輯子產品的電；
選擇2；
畫出他們的電路吧，這樣就不得不明白了：
這題目是考阻塞指派（=），非阻塞指派（<=）
靜态随機存取存儲器（Static Random-Access Memory，SRAM）是随機存取存儲器的一種。所謂的“靜态”，是指這種存儲器隻要保持通電，裡面儲存的資料就可以恒常保持。相對之下，動态随機存取存儲器（DRAM）裡面所儲存的資料就需要周期性地更新。然而，當電力供應停止時，SRAM儲存的資料還是會消失（被稱為volatile memory），這與在斷電後還能儲存資料的ROM或閃存是不同的。
SRAM不需要重新整理電路即能儲存它内部存儲的資料。而DRAM（Dynamic Random Access Memory)每隔一段時間，要重新整理充電一次，否則内部的資料即會消失，是以SRAM具有較高的性能，但是SRAM也有它的缺點，即它的內建度較低，功耗較DRAM大 ，相同容量的DRAM記憶體可以設計為較小的體積，但是SRAM卻需要很大的體積。同樣面積的矽片可以做出更大容量的DRAM，是以SRAM顯得更貴。
是以選2；