目錄
1、原理圖制圖規範
2、電路設計
2.1、通用要求
2.2、邏輯器件應用
2.3、時鐘設計
2.4、保護器件應用
2.5、可程式設計邏輯器件
2.6、電源設計
2.7、其他應用經驗
3、可靠性設計
4、信号完整性/電源完整性設計
5、系統相關設計
6、可生産性設計
7、可生産性設計
7.1、JTAG
7.2、測試點
7.3、電路可測試性
7.4、系統可測試性
本部落格将簡述中興通訊股份有限公司在原理圖設計中需要注意的一些事項，其中包含了中興設計開發部積累的大量硬體開發知識和經驗，可以作為學習使用。硬體工程師可以學習并掌握檢查條目的内容以及對條目的詳細說明，學習部門經驗。
原理圖制圖規範如下表所示：
詳細說明如下所示：
1、原理圖必須使用公司統一原理圖庫
在原理圖設計中，必須采用公司統一原理圖庫，以保證設計的一緻性和打包後封裝、料單等結果的一緻性。不使用公司統一原理圖庫造成的連接配接、封裝錯誤個人承擔責任。
注意使 cds.lib 中的路徑指向庫伺服器 eda-svr1 的路徑。庫伺服器每天會和公司統一庫伺服器同步 2 次確定最新。
在改版設計中尤其要注意這個問題，因為打包時會将部分庫備份到本地，可能造成本地庫和公司庫不一緻。
對于曆史遺留的未采用統一圖庫的設計，可以豁免此項檢查。但是如果經曆改版，必須将原理圖庫切換至公司統一庫，以保證料單的正确性和後續的可維護性。
2、原理圖應采用0.100栅格
該栅格設定為一般器件庫管腳間距的設定，采用非标準設定的栅格可能會導緻其他人員重用原理圖時無法對齊。
3、圖框大小
部門要求，除非器件符号太大無法在圖面内放置，一律采用 A4 幅面的圖框進行設計。部門一般均采用 A4 幅面進行列印，在 A3 幅面上繪制的原理圖在 A4 幅面紙頁上列印後字元無法分辨，難以進行走查、評審。故規定無特殊需要一律采用 A4 幅面圖框進行設計。
4、圖框上填寫的内容和頁碼、總頁數等資訊應以使用者變量（Customer Text）進行标注
采用使用者變量方式标注，可以每頁的内容一緻，避免出錯。如果因為填寫錯誤修改，也隻需修改一處即可完成整個原理圖的修訂，故要求所有原理圖的圖框資訊應采用使用者變量進行标注。
5、每一頁左下角标注功能注釋和修改日期
如下圖所示，采用普通文本标注功能，采用 CON_LAST_MODIFIED 變量标注最後修改日期标注日期。
6、原理圖必須署名，多人設計原理圖應在相應頁碼署各自的姓名，封面署單闆負責人的姓名
如果一份原理圖由多人完成，每個人完成其中一個部分，應在定義環境變量時定義多個環境變量，如 ADRAWN1，ADRAWN2……以此類推。在配置設定任務時事先約定，在各自完成的部分分開填寫相應的使用者變量，實作分開署名。封面頁的署名為單闆負責人的署名。
7、原理圖上所有的文字方向應該統一，文字的上方應該朝向原理圖的上方（正放文字）或左方放文字
8、原理圖上的各種标注應清晰，不允許文字重疊
原理圖上包括網絡名、位好、器件管腳号等各中字元都不允許重疊下面是不符合規範的例子 ：
9、去耦電容的放置
去耦電容分為兩種：局部去耦和全局去耦。局部去耦目的很明确的布置在晶片附近，為晶片和附近的信号提供信号回流路徑和電源去耦。全局電容布置于闆上各處。
将去耦電容和器件在原理圖上靠近放置，可以有針對性、有計劃地添加局部去耦，在布局時應該注意将相應位号的電容擺放在需要去耦的晶片附近。全局去耦電容主要分布在單闆上沒有去耦電容的部分，以及換層過孔的附近，提供信号回流通路。
10、差分線命名
差分線推薦使用+/-結尾，便于在辨認網絡，在布線時添加合适的限制以及信号完整性分析。因為事業部 3G 規範命名中出現信号命名以單闆名稱為字尾，差分線+/-符号放在中間的情況，為了相容本規範允許+/-号放在中間。
無特殊情況推薦将+/-符号放在信号名最後。
11、時鐘信号的命名
為了友善信号完整性分析和布線限制制定，并保證不引起歧義，時鐘信号必須以規定的 CLK 字尾結束。其他信号，例如時鐘使能信号等，一律禁止以該信号命名字尾結束。時鐘信号命名還應展現出時鐘頻率。根據繪圖者的習慣，可以展現出時鐘的流向、用途、來源等資訊。
例如：FPGA1_8K_CLK，FPGA2_33M_CLK，OIB0_52CHIP_TCLK 都是符合規範的命名。
12、串聯端接網絡的繪制和命名
對于源端端接網絡，正确的畫法應該是将串阻直接畫在驅動器件的輸出端，串阻和驅動器件之間的網絡可以不進行命名，串阻之後的網絡進行命名。如下圖所示為一個正确的範例。
如果将串阻放在接收端，或者在串阻之前的信号進行命名，串阻之後的信号不進行命名，都會使得布線的分析和檢查困難，甚至會造成串阻被放置在接收端而未被查出的結果，導緻信号完整性較差。如下圖是不正确的範例：
13、電源及有特殊要求的網絡命名
對于電源網絡和有特殊要求的網絡（例如阻抗控制，電流較大，布線層、過孔數有限制等），必須加以命名，這樣在 PCB 進行布線布局時，就可以對相應網絡進行特定的限制和檢查，確定布線滿足設計要求。
對于單闆接口電源信号，應該和系統設計保持一緻，不強制規範添加 VCC 字首。但是《PCB 設計說明》中必須明确申明，確定布線符合設計實際需要。
對于一些器件（例如時鐘驅動器、鎖相環等），其電源單獨通過磁珠等進行濾波，往往忘記添加網絡标号直接相連，或者添加普通的網絡标号。這樣的結果很可能導緻該網絡未按照電源進行布線，走線較細或者走較長線，帶來性能上的降低。
14、原理圖庫多部分構成的器件打包問題
一些器件因為管腳很多，在原理圖庫中被分成了幾個部分，例如部分背闆連接配接器、FPGA、CPU 等。這些器件在繪圖過程中很可能被放置在不同的頁上。
在打包過程中，很可能出現一個器件的不同部分被分以不同的位号，成為多個器件；以及多個器件位号互相交錯的問題。
一般避免此問題有如下方法：
對同一個器件的不同部分，設定屬性“Group”，定義為同一個組名（例如“FPGA1”）；
設定位号硬屬性“Location”後打包。（反标産生的為“$Location”軟屬性。）
以上兩種方法不能同時使用，否則會出現錯誤資訊（參見 Package XL 手冊）。 一般情況下，為了避免打包時或者修改屬性時出現其他問題，兼顧子產品設計的需要，我們不推薦使 用“Location”指定硬屬性的方法解決此問題，建議定義“Group”屬性。
15、Alias 符号的使用
我們有時使用 Alias 來連接配接網絡，以實作同一個實體網絡，需要不同名稱的場合。例如對于一個網絡信号名定義為 PLUG-S，實際和 GNDD 相連，就可以使用 Alias 進行連接配接，不會發生錯誤。
使用 Alias 連接配接的網絡，必須使用網絡标号的方式進行連接配接，不能使用連線(wire)進行連接配接，否則會導緻連接配接失敗。
正确的畫法為：
錯誤的畫法為：
兩種連接配接方式看起來完全一樣，但是實際上第二種方式在打包時不能形成正确的連接配接。
16、禁止使用SIZE 屬性放置多個器件
采用定義 SIZE 屬性放置多個相同連接配接關系器件的方法，例如去耦電容、MARK 點等。
采用此種方法雖然友善了原理圖繪制，但是導緻位号難以控制的問題。當布局布線要求需要調整數量時，很可能出現調整掉已經布局好位号等問題，是以本部門規定，禁止使用 SIZE 放置多個相同連接配接關系的器件。
17、Offpage/offpg 符号的調用
Offpage 符号在原理圖庫中一共有六種，如下圖所示：
這六種符号分别表示出了輸入、輸出和雙向信号從左右兩個方向進入頁面。垂直的出頁符由水準的出頁符翻轉實作。需要注意的是出頁符在使用中不能通過鏡像、翻轉的方式作為相反方向的出頁符使用，例如将左側入頁符 1 翻轉、鏡像後作為右側入頁符 4 使用，否則會出現文字位置、方向錯誤的現象。
18、器件管腳上的引線，應引出後再分叉 ，不得直接在器件管腳上分叉
在繪圖時，如果遇到 T 型的網絡，必須将遠見引腳引出後連接配接，不得直接在器件管腳連出分叉， 如下圖所示。
采用上圖中左側的方式，在原理圖列印後，無法确認網絡連接配接。故不推薦使用。
19、關于單節點網絡和浮空管腳的檢查
在設計中出現單節點和浮空管腳是很正常的事情，例如單闆靜電洩放子產品中有很多單節點。本條目要求的是對所有的單節點和未連接配接管腳進行确認，確定沒有漏接網絡或者遺留未處理的CMOS 輸入管腳、器件控制管腳器件控制管腳。
20、采用Cadence提供的工具對原理圖和PCB的網表一緻性進行檢查
通用要求規範如下表所示：
1、器件接口電平比對
器件接口之間的電平應該比對，尤其要注意不同電壓/電平類型邏輯進行接口的場合。
例如我們常用的 LVTTL 信号輸入低電平門檻值和高電平門檻值分别為 0.8V 和 2.0V。雖然器件實際反轉電平處于 0.8~2.0V 中間的某一個電壓，但是設計必須保障輸入電平不會處于兩個門檻值之間。
對于差分線，要考慮邏輯的共模電壓和差分電壓範圍是否都能夠滿足要求。 在不同标準、不同電壓的邏輯電平進行接口時，尤其要注意這個問題，并避免器件工作在安全工作範圍之外。
例如某單闆中曾使用 3.3V 的 PCI 時鐘驅動器 CDCV304 分發射頻時鐘，時鐘來源于 1 顆 5V 的壓控晶體振蕩（VCXO），該振蕩器為 CMOS 輸出。VCXO 的輸出電壓範圍超出了 CDCV304 輸入的電壓範圍，長期工作可能對 CDCV304 的鉗位電路或 VCXO 的驅動電路造成損傷。
随着工藝的進步，線寬減小，很多邏輯器件的内置保護電路變得非常脆弱，不能長期承受過應力，器件對過沖等名額也提出了要求。在設計中應予以甄别。
2、PECL-LVPECL 接口
PECL 信号電源電壓為 5V，在和 LVPECL 接收器進行接口時直流偏置工作點不滿足要求。對于資料流經過直流編碼的應用，可以采用交流耦合方式，即在信号線上串聯電容隔斷直流，兩邊分别采用上下拉電阻設定工作點。交流耦合電容如直接對單闆外部接口，則存在對對方單闆輸入器件的 ESD 損傷隐患。采用上面提到的，在耦合電容另外一邊對地接大電阻防止靜電積累是可以的，但要考慮對信号的影響，是以需要對改電路進行實際驗證才可以下結論。
對于必須采用直流接口的場合，應采用公司的 3 電阻端接參考設計。電路原理圖如下圖所示：
3、單闆對外接口器件選型必須能夠滿熱拔插要求
在單闆對外接口器件選型時，應確定器件可以經受熱拔插。對于普通邏輯電平器件，應考慮采用支 持 OE 控制、Ioff、PU3S 的器件。
對于其他器件也應充分考慮器件在電源為 0 的情況下，是否會導緻器件損壞、信号線被拉死情況，當單闆上電且輸入懸空的情況下，是否會出現輸出亂碼或錯誤電平、器件損壞等情況，并進行相應處理。
4、對電源有二極管鉗位保護的器件
當器件内部存在對電源鉗位的二極管時，輸入電壓高于電源電壓（或者在熱拔插場合電源電壓被關閉、還沒有啟動），則輸入電壓會被二極管鉗制，對其他信号造成影響，并很可能造成驅動器件或者鉗位二極管的過應力損壞。
如果器件的電源沒有吸納電流的能力，且該電源本身電流很小，則輸入有可能通過鉗位二極管拉高電源電壓，造成局部電源過壓，對器件造成損壞。
5、差分信号應考慮Failsafe 功能
差分線的 Failsafe 功能包括當驅動器斷電，接收器斷電，驅動器未連接配接，差分線開路，差分線短路（或者通過比對電阻連接配接）等狀況下，器件不應該損壞。更高的要求是當因為上述各種原因，差分線處在中間電平時，接收器應該輸出一個固定的狀态。接收器輸出亂碼很可能導緻器件的時序不滿足要求而 導緻狀态機跑飛等故障。
我們的 3G 系統中大量使用 MLVDS 器件發放時鐘，可以參考 TI 公司 SLLD009 等文檔了解 MLVDS器件的 Failsafe 功能。I 型 MLVDS 器件在我們系統應用中，在無驅動狀态下會因為幹擾而輸出亂碼，采用 II 型器件可以解決；我們系統中的 RS-485 器件，當接收端接有端接電阻且無驅動的情況下，輸出低電平，造成 UART 接收到錯誤的碼，需要進行上拉或下拉處理。
我們系統中 RS-485 總線的處理也是考慮到 Failsafe 功能和器件驅動能力之後綜合考慮的結果。
6、了解 CMOS 器件的闩鎖現象，選用不易發生闩鎖的器件
CMOS 器件的闩鎖（Latch-up）現象是由 CMOS 工藝結構所造成的。CMOS 器件在生産過程中，會寄生 PNPN 結構，相當于一個 SCR（Silicon Controlled Rectifier）。當因為電源電壓異常、輸入電壓/輸出電壓高于電源或者低于地、ESD 放電等情況出現時，就有可能觸發闩鎖。 當闩鎖發生時，器件内部的寄生 SCR 被觸發，形成從電源到地的電流直通通路，産生大量熱導緻 器件燒毀。
一般觸發源消失後闩鎖仍然保持，隻有斷電能夠退出闩鎖狀态。為了降低器件發生闩鎖的機率，我們在設計中應該了解并選擇不易發生闩鎖的器件。在一些器件手冊上會說明，闩鎖性能滿足 JESD78 規定的某一級要求，均可作為參考。
同時，我們在應用中應該盡量避免觸發闩鎖的條件，例如：
熱拔插過程中保證地線首先接觸，然後是電源，最後才是信号
在背闆接口上采用串聯電阻的方法限制電流，減少闩鎖發生的機率
多電源器件，嚴格遵守手冊規定的上電和斷電順序
避免信号和電源出現過壓等情況：一方面應該采取措施避免信号線上出現浪湧，一方面應該避免因為二極管鉗位電路将浪湧瀉放到電源而造成局部電源過壓。
7、器件工作速率符合設計要求
器件和引入信号的交流特性應該比對，例如 EPLD 是否支援引入的高速時鐘信号以保證邏輯能夠正确采樣；時鐘 BUFFER 是否用來驅動比其所能支援的頻率更高的時鐘信号等。例如 SN65MLVD200 器件，其資料手冊上的速率為 100bps，折算成時鐘頻率為 50MHz，如果我們用來驅動 60MHz 的信号，雖然可以工作，但是性能不能再得到資料手冊上的保證。
8、在滿足系統性能要求的情況下，盡量降低信号的速率，采用慢速器件
高速器件主要指信号切換速率高的器件。因為切換速率高對應着工作頻率也能增加，是以兩者有一定的聯系。
高速器件和高時鐘速率對系統帶來了多方面的影響：
信号完整性問題。即使是很短的導線，也必須作為傳輸線處理，進行恰當的端接，否則就會發生振鈴、過沖。這不僅僅和頻率相關，頻率很低而切換速度很高的器件也必須考慮！
切換速率的提高使得電源完整性劣化，需要更多的考慮電源系統的設計。
有可能造成成本的上升。例如曾經采購 EP20K160EFC484 型 FPGA，快一個等級的器件價格上要高出數百元人民币。
更多的 EMC 問題。
設計時序要求更加嚴格。
功耗更大，為系統散熱帶來挑戰。
當不必要的時候，我們可以盡量選用便宜、滿足要求的慢速器件。
9、子產品電路、通用電路和參考設計
設計的重用可以大大簡化設計工作，提高設計效率，提高工作品質。公司内部統一使用相同功能電路還能夠減少器件選型種類，降低管理成本，并通過擴大單一器件采購量的方式降低采購成本。
子產品電路/參考設計一般都由相關領域經驗豐富的員工開發，經過了較多的應用驗證和嚴格的設計評審，電路成熟，可靠性較高。沒有特殊的情況，能夠采用子產品電路實作功能者一律要求使用子產品電路。 如果認為子產品電路在成本上不具優勢，或者子產品電路存在設計問題，應提請子產品電路進行修正，不要私自重新設計電路。
10、産品設計約定
對于部分尚未來得及子產品化、通用電路化的電路，以及隻和産品相關的電路設計、器件選型，部門在産品開發的特定階段會針對産品進行約定。例如在 3G 系統中標明了部分器件作為公用器件，限制了接口邏輯器件的上拉或下拉方式，規定了 0.1uF 去耦電容的選取等。這些限制在産品範圍内和子產品電路、通用電路等有同等效力，必須遵守。
11、同一物料代碼下多種器件的使用
為了降低采購成本，并避免因為供應商出現商務糾紛、财務問題、品質問題等導緻公司生産受到影響，一般的物料都會要求有兩家以上的供應商可以供貨。物料代碼的初次申請往往是為特定應用場合考慮，是以兩種物料很可能各種參數不完全相容。對同一代碼物料的采購，是綜合價格、供貨能力等各項因素考慮的結果，
例如某應用需要 3.3V 工作 100MHz 的視訊模拟開關，為兩種物料申請了代碼，一種的工作電壓為3.3V，另外一種可以工作在 3.3V 或者 5V 的環境下。當設計進行器件選型時，必須要求對一個代碼下所有的物料都進行分析，確定可用。在調試和試生産過程中對各種物料單獨使用、混合使用等各種情況進行試驗，確定設計工作正常。
12、單闆上所有有複位管腳的晶片，要求複位管腳軟體可控
UART、專用晶片很多都有專用的複位管腳，FPGA 在設計中一般也會設計複位管腳用來對全片進行複位。這些管腳應該軟體可控，以保證當單闆一部分工作不正常的時候，可以通過軟體對該部分複位，不需要複位整塊單闆。
例如某接口單闆，有多片 FPGA 存在。如果部分 FPGA 已經下載下傳并開始工作，而其他沒有正常工作時，會導緻系統輸出一些錯誤的資料。通過讓已下載下傳的 FPGA 處于複位狀态可以避免這個問題。如果軟體不能控制 FPGA 的複位端，系統将無法正常工作。例如某單闆上 FLASH 的複位引腳連接配接到上電複位信号上，如果寫 FLASH 過程中程式跑飛或被背景複位，則 FLASH 不能再次寫入，必須前台斷電複位才能正常工作。
13、初次設計 CPU、DSP和 ASIC 的配置管腳的上拉或下拉狀态盡量設計成可調
在初次設計中，設計者對 CPU、DSP、ASIC 等器件的實際應用情況并不了解，完全依賴于器件廠 商提供的器件手冊，配置管腳的上拉或下拉狀态很容易設計錯誤。對于很多專用的內建電路，其工藝、 矽片版本也都處于更新之中，資料手冊經常會存在錯誤。
在初次設計中，将 CPU、DSP、ASIC 等器件的配置管腳設定為可調，可以通過選焊電阻的方法避免飛線，提高一次成功率。
14、器件手冊，更正曆史和勘誤表
器件廠商在開發器件的過程中，不可避免的會出現錯誤。有些錯誤是因為設計問題引起的，有些問題是因為矽片工藝問題引起的。器件手冊本身在編寫過程中，也會出現一些遺漏和錯誤。是以，器件廠商會對器件手冊進行更新，或釋出器件手冊的勘誤表（Errata）。
例如某型号 DSP 器件，對器件手冊的勘誤表有多次更新，說明了在晶片目前版本中的各種問題，了解這些問題可以避免在設計中重複已經發現的錯誤。再例如 SPARTAN 3 型 FPGA，2003 年的廠商的器件手冊和 2004 從網上下載下傳的器件手冊在一些說明中存在差異。
15、對于設計中的可配置部分（包括為調試設計而最終不安裝的部分），必須注明本闆線上運作和調試使用的所有配置方式
單闆上經常會設計可配置的方式，例如初版未确定配置方式而設計的上拉或下拉、為了器件相容設計的上下拉電阻和 0 歐姆跳線電阻、為了同一塊 PCB 實作不同配置設計的可調部分，為避免風險而設計多種器件方案，最終隻采用 1 種的情況、為了調試友善設計的一些跳線和上下拉等。
當這些情況出現時，原理圖上會存在多種方案，最終設計在料單上展現。這樣會給閱讀、走查等帶來很大的困難。
是以我們規定，可配置部分必須在器件旁邊注明配置方式。
邏輯器件應用規範如下表所示：
詳細說明如下所示：
1、未用 CMOS/BICMOS 器件管腳不得懸空，需要通過電阻接電源或者接地
CMOS 器件的輸入端一般為一對互補的 MOSFET 的栅極。MOSFET 的栅極一般是在一層非常薄的矽氧 化物絕緣層上制造的，具有非常高的電阻和一個 小電容。當懸空時，管腳上微弱的感應電荷很難釋放，就會在栅極上建立很高的電壓，導緻栅氧 化物擊穿而損壞器件。ESD 防護二極管的可以防 止避免器件損壞，但是我們要求采用電阻降低輸入端阻抗，實作可靠的設計。
另外，懸空的 CMOS 輸入端可能處于任意電平，也就導緻了器件可能處于 PMOS 和 NMOS 直通的狀态，甚至處于震蕩狀态消耗更多功率，減少器件壽命。
2、懸空、固定電平的管腳采用電阻接電源或者接地，禁止直接連接配接
上節已經說明了 CMOS 器件輸入禁止懸空的問題。另外，還有一些控制信号，我們在設計中隻要求其出于常‘0’或者常‘1’狀态。在有的設計中，将不使用的器件直接連接配接在電源或者地上。在公司的生産過程中，單闆都需要進行 ICT 測試，需要通過探針對單闆上的器件施加激勵并測量響應，确定單闆是否正常。直接将器件的輸入端接地将導緻器件該部分無法測試，是以從可測試性考慮，嚴禁将此類輸入管腳直接接電源或者地，必須通過電阻連接配接。
對器件懸空管腳進行處理時，應考慮測試需要，例如器件的 OE 和輸入信号不應使用同一個電阻進行上下拉，否則在測試中因為有一個電平會關斷器件而無法測試；多個器件不應使用公用的複位、控制或使能，否則無法隔離各個器件定位問題，如下圖所示：
3、多級具有上電3态的器件級聯驅動信号時，如果信号上電過程要求确定電平，則各級輸入端都必須采用上拉或下拉電阻确定狀态
有時我們可能采用上電三态的器件驅動驅動器的 OE 端等信号。這些信号在上電過程中對其電平有要求，如果上電過程中驅動器被打開，則可能引起總線沖突而導緻系統工作不正常，甚至燒毀器件。此時因為不能确定各個驅動器脫離三态的順序，各點都需要用上拉或下拉确定電平。
例如下圖中的電路，為避免驅動器 3 最先脫離上電 3 态後向背闆輸出資料，C 點必須采用上拉或下拉确定為無效電平。如果驅動器 2 先于 1 脫離上電三态，它可能将 C 點驅動為有效電平，是以 B 點必須進行上拉或下拉處理。同樣道理，如果 A 點由一個上電時三态的器件驅動，那麼 A 點也必須上拉或下拉。
4、采用具有上電3态的器件驅動背闆輸入控制信号，如果該信号上電後立刻需要讀取且不受上電複位控制(例如單片機ISP子產品中的背闆複位信号和下載下傳使能信号)，則必須采用電阻置初始電平。
本條和上一條目内容基本一緻。我們的系統中一般都采用了 LVT16244 或者類似的器件對背闆輸入信号進行緩沖，提高單闆的可靠性。器件的選擇一般和驅動輸出到背闆信号的驅動器一緻，故都具有上電三态特性。我們不能夠确定器件脫離 3 态或者完成上電開始工作的順序，故必須采用一定的手段确定系統在上電過程中狀态可控。
5、對背闆輸出的驅動器，如果其OE端需要控制，應采用電阻設定為輸出無效狀态
對背闆輸出的驅動器，應該避免在上電未完成時對背闆輸出，以防止出現系統異常的資料或者總線沖突。如果背闆驅動器 OE 端通過 EPLD、FPGA、CPU 等控制，則需要系統在這些器件沒有上電之前，背闆驅動器處于關閉狀态，故應改對 OE 端進行上拉或下拉處理，采用電阻設定為輸出無效狀态。
對于常用的 16244 等驅動器，對 OE 端采用電阻上拉。
6、避免使用一個排阻同時用作信号上拉和下拉
有些單闆設計中，設計者為了節省排阻，采用 1 個排阻，其中部分電阻對信号進行上拉，部分電阻 對信号進行下拉。
因為在加工過程中，排阻焊接容易産生搭錫短路，采用 1 個排阻同時作為上拉和下拉電阻，發生搭錫很可能會導緻電源地之間的短路，此類故障極難查找定位。
另外在調試過程中，測量時示波器探頭易導緻排阻相鄰管腳短路而造成探頭燒蝕和單闆損壞。
為避免麻煩，規定避免使用一個排阻同時用作信号上拉和下拉。
7、UART器件16C55X，如果不使用其DSR、DCD、 CTS信号，需要進行下拉，使信号為有效狀态，避免自動流控制的器件不能正常工作
UART 器件的 DSR、DCD、CTS 信号，分别表示資料裝置就緒（Data Set Ready）、資料載波檢測到（Data Carrier Detected）、資料裝置準備好發送（Clear To Send），其有效電平為低電平。
在具有自動流控制功能的器件（TL15C55xA）中，如果使能自動流控制功能，CTS 将決定 UART的發送器是否允許發送。某事業部的某種單闆，因為這幾個信号懸空未處理，管腳表現為高電平，加之軟體處理不當，導緻了數百塊待發貨單闆回生産線返修。
為了確定在各種狀态下器件工作正常，我們如果采用 3 線制序列槽通訊（TX，RX，GND），應将這幾個信号采用電阻下拉到地。
8、PCI 總線信号的上拉
9、對緩慢變化的信号需要使用帶施密特輸入的器件進行驅動
當對器件施加緩慢變化信号（例如采用 RC 和按鈕開關産生複位脈沖的電路）時，處于切換期内的 時間較長，在切換門檻值附近的時間也比較長。現在我們使用的大部分邏輯器件開關速度都比較快，這時器件的寄生電感、電容等特性就會展現出來。
例如當輸入電壓緩慢上升到達門檻值，驅動器反轉時，負載電容 CL 會通過引腳電感 LP 向地上放電。快速的放電導緻 LP 上産生一個電壓降，器 件内部的電位實際上被擡高至高于地。内部門檻值相對地升高。因為輸入信号上升緩慢，此時門檻值實際已經高于信号，器件再次發生翻轉，VCC 通過 LP 對 CL 進行充電，在 LP 上産生壓降，器件内部的 VCC 降低，導緻翻轉門檻值降低，器件再次發生翻轉，如此往複。
電源地上的噪聲在這種情況下也可能引起門檻值變化而産生振蕩。
10、設計中應防止上電及正常工作時出現總線沖突。對于可能出現沖突的情況，應采用互斥設計，確定不會因為軟體問題導緻沖突
當總線産生沖突時，多于一個器件同時導通，當兩個器件的輸出的電平不一緻時，将會有較大的電流通過器件的輸出級直接從電源流到地，器件将耗散很大的功率，嚴重影響器件的壽命，并且幹擾總線上的資料。
11、 和背闆直接相連的驅動器必須滿足熱拔插要求
我們的系統為熱拔插系統，在系統工作的同時需要能夠插上或者拔出單闆，而且當單闆在位的時候，可能會關閉單闆電源。這就要求單闆在拔出、插上或者斷電的時候，不應該造成器件損壞，不應該對系統功能造成影響。
12、MCS-51 單片機總線和端口需要加驅動
MCS-51 單片機的端口和總線驅動能力較弱，尤其是 P1~P3 端口，其輸出上拉結構由 3 個 MOS 構成，輸出由低跳高的前 2 個時鐘周期中，上拉較強，其餘時候上拉較弱。如果總線上具有類似下拉電阻的負載（輸入高電平時需要流入電流的負載），将可能無法正常驅動。
是以我們規定，對于 MCS-51 單片機總線和端口，需要加驅動。因為總線保持器件存在的保持電阻可能使單片機端口被拉死為低電平，是以禁止在 MCS-51 單片機外圍電路使用總線保持器件驅動。
關于 MCS-51 單片機端口特性的分析，可以參考早期技術文檔《51 單片機 IO 口上的“高電平總線保持”特性》和 Intel 的 MCS-51 單片機手冊。
13、原則上不推薦采用總線保持器件或者啟動可程式設計器件的總線保持功能
總線保持器件（TI 公司的 LVTH 器件，其他一些公司的 LVT 器件，以及部分 LVCH 器件等）在輸入端添加了一個從輸出端回報的回路，等效電路如圖所示：
采用總線保持器件，輸入信号斷開時，因為正回報的存在，會保持最後輸入的電平，避免輸入懸空，可以省略驅動器上的上下拉電阻，節省電路闆空間和成本。
14、總線保持器件通過電阻預置狀态時的上下拉電阻推薦采用 1K
如果經過評估，認為在設計中可以使用總線保持器件，那麼如果要對某一個驅動器置初始電平，該電阻必須能夠提供器件反轉所需要的最小反轉電流。從另外的角度上看，外接的上下拉電阻必須要在和器件内部的保持電阻分壓之後，提供正常的電平來讓器件翻轉。
推薦每個輸入采用 1K 電阻進行上拉或下拉，確定總線保持器件在無驅動狀态總能被可靠的置為需要的電平。如果多個器件并聯使用，需要相應的減小電阻以确定可靠的上拉或下拉。
15、BUSHOLD器件,不論其輸出端口處于何種狀态，其輸入端口的BUSHOLD特性一直有效。對于雙向器件，其兩個方向端口在輸出高阻态下輸入BusHold特性一直有效
Bus Hold 特性是對于器件輸入端而言的，當器件 OE 使能信号無效，輸出為高阻态時，Bus Hold 特性依然存在。對于 LVTH16245 這樣的雙向器件，不論其 OE 和 DIR 信号為何狀态，兩個端口都有Bus Hold 特性，這一點在應用中需要注意。
16、上下拉電阻的選擇
上拉或下拉電阻的選擇必須具備以下條件：
可靠的為信号确定電平；
不會顯著的為系統增加過多額外的功耗；
能夠提供器件所需要的上升下降時間要求；
阻值常用，價格便宜，供貨充足。
要可靠的為器件設定電平，要求網絡上的漏電流流過電阻時，電阻上産生的壓降不會太大。對于LVTTL 信号，應保證器件輸入高電平不低于 2.4V，低電平不高于 0.4V。也就是說，當選擇上拉電阻時，電阻上的壓降不能多于 3.3V-2.4V=0.9V，選擇下拉電阻時，電阻上的壓降不能多于 0.4V。
對于早先的 TTL 器件，其輸入端的結構決定其 IIH 較小，而 IIL較大，加之輸入低電平時電阻上允許的壓降也較小，決定了 TTL 器件下拉電阻選擇小于上拉電阻的經驗。對于現在我們常用的 CMOS 和BiCMOS 器件，IIH 和 IIL的差別一般不大，而且電流往往都處于 uA 級，對于我們一般選擇的 1K 到 10K的電阻，壓降不大，是以不需要過多考慮。
當一個電阻對多個輸入管腳設定電平時，必須将 I IH 和 I IL 乘以輸入管腳的個數。
17、ISPMACH4000系列EPLD和CycloneFPGA外圍的下拉電阻
對于 ISP MACH 4000 型 EPLD，我們推薦使能全局上拉以簡化設計。
Cyclone 型 FPGA 在未加載時，内部弱上拉使能。内部上拉強度随着溫度的變化會有較大的變化，當溫度低時上拉電流較大。在某主要單闆上 Cyclone 輸出其他單闆的複位控制信号，采用了 10K 的電阻下拉，確定未下載下傳邏輯時輸出低電平（複位無效）。在低溫試驗中，複位該主要單闆會導緻全框受控單闆複位，經分析确定為低溫下内置上拉電流增大，導緻 10K 電阻不能夠将信号線拉低。
在某接口闆中，低溫下複位備用單闆會導緻主用單闆工作異常，也定位為 Cyclone 輸出的狀态信号采用 10K 電阻下拉，在 FPGA 重新配置時内置上拉電阻導緻主備狀态信号輸出高電平所緻。
18、與背闆相連的普通邏輯電平信号，如非特别要求，需要采用串接電阻
對于總線型應用等場合或者信号完整性特殊要求的場合，對電阻的取值和串聯與否可以靈活處理，以信号完整性優先 信号完整性優先。例如對于驅動很多負載的總線型應用，串聯 33 歐姆電阻導緻信号上升沿緩慢，系統時序裕量小，可以考慮串聯 5~10 歐姆的電阻提高一次波的幅度和上升斜率；在 3G 系統基帶射頻接口中，為了保證主備配置下的信号完整性問題，将 33 歐姆串阻放在了背闆上，在射頻接口闆中驅動器靠近連接配接器放置而未加串阻。
對于雙向的信号，如果本身器件布局很近且版面空間不允許，可以考慮将串阻合成為 1 個電阻處理，如下圖所示。
19、背闆輸入TTL/CMOS信号緩沖器須應用下拉電阻和串阻
從 3G 第二版開始，背闆輸入信号規定必須添加防止闩鎖的串阻和防止信号線浮空的下拉電阻。
串 阻的大小為 100 歐姆，下拉電阻的大小為 10K。 采用 10K 歐姆下拉電阻是因為對于單個的 LVT 輸入管腳，10K 電阻可以提供足夠的電流保證輸入 低電平，而對于總線型的信号，即使 10 塊單闆同時連接配接時，并聯形成 1K 的下拉電阻對于驅動端不會造成很大的負載。
采用下拉電阻而不是上拉電阻，是為了防止當本單闆上電而其他單闆未上電時，通過上拉電阻向其 他單闆提供電流，或者當信号線高電平而本單闆未上電時，信号通過上拉電阻向本單闆供電而造成訓示 燈微亮等異常現象。
最初的産品設計約定規定為信号先過串阻，然後通過電阻下拉，如下圖左所示。在系統調試中，我們認為采用如下圖右所示的電路連接配接更加具有優勢。在一些較複雜拓撲中，易于通過下拉電阻的調整實作對信号線的端接，具有更大的靈活性，并且不會産生兩個電阻對輸入信号分壓的情況
上圖左邊連接配接方式在布局時，必須注意兩個電阻都必須靠近驅動器輸入端放置，在右邊的連接配接方式中，串聯電阻必須靠近驅動器輸入端防止，而下拉電阻放置位置沒有特殊的要求，可以靠近連接配接器或者驅動器放置，放置時需要注意不造成傳輸線明顯的不連續點。
有一些情況是例外，不能采用下拉電阻：槽位号，插闆到位訓示，各種背闆的 ID 号設定。因為背闆無源，是以這些信号在背闆上隻能采用懸空和接地的方式進行設定，這樣單闆上隻能采用上拉電阻， 當背闆信号線為懸空時，輸入‘1’，當背闆接地時，輸入‘0’。
時鐘設計規範如下表所示：
1、時鐘晶片的電源處理
時鐘晶片的電源處理直接關系到系統時鐘的性能和 EMI 名額。
對于時鐘驅動器而言，比較好的方法是直接通過過孔就近将電源和地連接配接到平面上去，充分利用平面電容和電源去耦提供良好的電源。但是這樣做的同時，将時鐘驅動器這一強脈沖電流源引入全闆供電系統，進而可能導緻整個單闆的 EMI 名額惡化。
是以我們一般采取折中的方法，對于輸出管腳較多的時鐘晶片，其電源濾波采用一顆磁珠（推薦選用 120 歐姆@100M，BLM31P121SGPT，根據系統 EMC 實際情況可以調整），磁珠後應接 10uF 钽電解電容，0.1uF 陶瓷電容和 1000pF 陶瓷電容提供較寬頻段内的低阻抗。
多電源管腳時鐘驅動器件每對電源地管腳之間的電源去耦可以照常進行。建議在器件下方鋪設一塊銅皮作為電源，減低電源回路的電感。
2、單闆50MHz以上時鐘驅動器件未用管腳，通過75歐姆電阻接平面
單闆時鐘驅動器當輸出懸空時，有可能會引起輻射的增強（目前少見實際案例）。添加 75 歐姆電阻到地可以減少輸出管腳電流高頻諧波分量。對懸空管腳處放置電流探頭進行仿真的結果發現部分頻率諧波會有所增強，部分頻率（500MHz 以上）諧波成分減少。對電源的沖擊是否有改善尚待驗證。
3、驅動器未用管腳接平面電阻，推薦使用分立電阻
驅動器未用管腳的接平面電阻，因為涉及功耗和 EMI 等多種問題，實際應用中可能焊接也可能不焊接。我們期望能夠添加盡量少的電阻，以減少電路工作時的功耗。為了能夠靈活處理各種狀況，建議使用分立電阻，不推薦使用排阻對未用管腳進行處理。
4、時鐘信号網絡的端接
時鐘信号在系統中至關重要，時鐘網絡往往是 EMI 的主要源頭，是以時鐘信号的網絡必須恰當的規劃拓撲并進行恰當的端接，確定信号品質，減少 EMI。
時鐘信号最常用的拓撲和端接方式為點對點傳輸，源端端接。我們推薦采用這種方式我們推薦采用這種方式。這種方式實作簡單，端接恰當就可以在接收端得到一個非常好的波形。該拓撲如下圖所示，其中電阻阻值推薦根據仿真和測試結果确定。
對于一個驅動器必須驅動多個負載的情況，當負載離得很近時，可以作為一個負載處理，如下圖所示。使用這樣的拓撲，必須進行仿真驗證，確定接收端不會出現上升沿不單調等信号完整性問題。這個方案和下面的各種兩個負載的方案相比，類似于點對點的傳送，更加容易保證信号品質。
對點到點時鐘還有采用如下圖的 T 型源端端接方式。該端接方式會使得接收端的波形變緩，在對時鐘邊沿上升時間最小值有要求的場合（例如器件要求 Tr>3nS），可以使用該電路延緩上升沿。 在時鐘上升沿減緩的同時，發送端的負載可能變重，發送端瞬态電流增大。因為發送端增大的電流環路較小，而整個時鐘傳輸路徑環路較大，是以信号上升沿變緩從總體看來能夠改善信号完整性問題和 EMI 問題。
該方案需要 3 個器件實作端接，比較麻煩，在初版中一般不需要采用。如果采用一個電阻的源端端接方式單闆出現 EMI 超标，試驗驗證在超标的時鐘網絡上采用此方案能夠解決 EMI 問題時，可采用此方案。該方法應通過仿真和試驗确定電阻和電容的參數。
另外還有下面的一些一驅二端接方式。
當兩負載完全相同，走線完全等延遲時，可以采用下面的端接方式。為了能夠得到一個良好的一次波翻轉源端電阻的選取一定要小。如果負載相同，且走線相同，分叉上的反射波會同時到達源端，并且重新向兩個分叉上反射。在兩個接收端上，都會有多次反射波出現。如果兩個分叉上有輕微的差異，則可能會産生強烈的不衰減振蕩。是以這個拓撲不推薦使用。
當兩負載不同，走線等長時可以采取如下的拓撲。這個拓撲比較起上面的拓撲要好得多，當兩個分叉不對稱時仍舊可以工作，隻是出現一些反射和振鈴現象。在單片機子產品電路中，我們采用了這種拓撲。一般我們也認為在不得不驅動兩個距離較遠負載的情況下，可以選擇這種拓撲。這種拓撲當兩個分叉對稱性很差時，也可能出現一些反射造成的毛刺等，建議通過仿真選擇器件參數。
兩個負載可以不同，走線基本等長。三個電阻要求放在一起，離驅動端的距離控制在 0.25nS 之内，可以采用下面的拓撲。直接連接配接在驅動器上的端接電阻相當于在上面一個拓撲中增大了驅動器的内阻， 後面的兩個電阻相當于上面圖中的端接電阻減小。在這個拓撲中信号會反射産生多個台階，要選擇合适的電阻確定一次波翻轉。該拓撲要必須進行仿真後才可以使用。
再考慮時鐘線減少高次諧波的情況，在中間結點接一個電容，和前面的源端端接方案添加電阻很類似。該方案要求經過仿真後使用。
當需要驅動多個負載時，可以采用如下的菊花鍊拓撲。這個器件相當于一個終端端接方案。網絡上每個點的分叉應該盡量減小，盡量均勻分布負載。必要時，各個負載上可以串聯一個電阻，減少對整根傳輸線的影響。這樣，多個相同負載均勻挂在傳輸線上相當于減少了傳輸線的阻抗，需要注意終端端接電阻的選取，正确的端接傳輸線。該方案必須經過仿真後才能使用。
5、當接口标準或器件對時鐘網絡等布線有要求時，依照接口标準或器件要求執行
對于 DDR、QDR 等網絡，對時鐘網絡的布線有嚴格的要求。一般我們可以依照器件或者接口标準規劃網絡的拓撲方案，確定器件的時序裕量和信号品質。
一般推薦對于信号品質，都進行信号完整性仿真再次确認。
6、鎖相環串聯使用，須注意不會引發諧振
鎖相環是一個閉合控制回路，它在跟蹤信号相位時，對部分頻率成分敏感，部分頻率成分不敏感。 其環路濾波器、VCO 和鑒相器幾個部分的傳遞函數都可能存在零極點。此時整個鎖相環的傳遞函數中 可能存在諧振點，即對某些頻率分量的增益大于 1，該頻率分量上的相噪将被放大。
如果多個鎖相環串聯使用，如果存在共同的諧振點，将會導緻輸出的時鐘信号該頻率上相噪大，是以在鎖相環串聯使用時，須避免諧振的産生。
這裡要注意的是，零延遲緩沖器、倍頻器等一般都有鎖相環構成，都要受本條規則限制。
7、不推薦使用多通道輸入時鐘驅動器驅動不同時鐘
采用多通道時鐘驅動器驅動多路時鐘，各路時鐘之間會發生互相幹擾。一方面是由于容性或者感性耦合，一方面是因為電源和地的擾動。
當一路時鐘發生切換時，因為時鐘緩沖器一般輸出數量多，瞬态電流比較大，将會在地引腳或者電源引腳上産生壓降（Vcc Sag 或者 Ground Bounce），造成晶片的參考電位波動。如果晶片在設計過程中接地不合理，那麼一路時鐘切換在電源引腳上産生的波動将可能導緻其他時鐘切換的不确定性，甚至導緻毛刺。
為了避免此類情況的發生，我們一般不推薦采用多通道輸入的時鐘驅動器驅動不同時鐘。
如果因為空間、成本等原因，必須采用多通道時鐘驅動器，必須注意驅動器的接地信号處理，以及輸出走線的布局，器件的接地管腳應該就近直接連接配接地平面，電源一般應該單獨去耦并連接配接到電源，一定不能将所有管腳連接配接到一起之後通過同-一個過孔接到地或者電源，這樣很容易引起問題。不同的時鐘信号應互相避讓，避免時鐘之間互相幹擾。
8、闆間傳輸的時鐘信号，上 單闆後在時鐘的輸入端備用去回鈎電容
時鐘對邊沿單調性有要求，在闆間傳輸的信号，當網絡拓撲複雜的時候，可能出現回鈎。如果對闆内時鐘品質沒有把握時，也可以加備用去回鈎電容。該電容過濾了小的毛刺，但是也增加了傳輸線末端的容性負載，是以需要經過試驗确定是否需要添加。 示例如下所示：
如果在樣闆測試時，發現進闆的差分信号品質不好，可以使用去回鈎電容。 例如 PECL 器件品質故障，如果在樣闆測試時發現 PECL 信号品質差，使用了該電容過濾回鈎，問題可以化解。
必須注意的是，我們應該在系統設計中通過良好的拓撲設計、對批次不良器件進行篩選來確定信号品質良好，而不應依賴備用的電容解決設計和器件品質問題。這個電容的設定隻是為了應對不時之需，不能代替拓撲設計和信号系統級完整性分析。
9、子卡與主機闆間傳輸的時鐘，應保證子卡不在位時，時鐘輸入不懸空，時鐘的輸出有比對
驅動在主機闆時，采用源端串阻比對；驅動在子卡時，采用終端電阻比對，或者在子卡上采用遠端比對，在主機闆上通過上拉或下拉電阻確定當子卡不插時接收端不會懸空。
保護器件應用規範如下表所示：
1、TVS 器件的應用
TVS 器件即 Transient Voltage Suppressor，是專門設計用來吸收信号線或者電源上出現的瞬态過壓的器件。
選用 TVS 器件前，應對它的參數有所了解，這些參數主要有：
擊穿電壓 VBR：指器件在發生擊穿的區域内，在規定的試驗電流條件下所測得的器件兩端的電壓值。
最大鉗位電壓 VCMAX：在峰值脈沖電流下測得的最大電壓值稱為最大鉗位電壓。最大鉗位電壓與擊穿電壓之比稱為鉗位系數。一般箝位系數取值為 1.33（在總的額定功率下）或 1.20（在 50%的額定功率下）。
最大反向工作電壓 VRWM：該電壓是指器件反向工作時，在規定的漏電流下，器件兩端的電壓值。通常取： VRWM=(0.8～0.9)VBR，在這個電壓下，器件的功率消耗很小。
在瞬變和浪湧防護電路中使用 TVS 時，一般應該遵循以下選擇原則：
最大嵌位電壓 VCMAX應不大于電路的最大允許安全電壓。
最大反向工作電壓 VRWM應不低于電路的最大工作電壓，一般可選 VRWM等于或略高于電路的工作電壓。
額定的最大脈沖功率必須大于電路中出現的最大瞬态浪湧功率。
對于高速鍊路，需要考慮結電容的要求；
注意單向和雙向 TVS 管的選擇；
TVS 器件的選型時要考慮器件的響應時間滿足要求。
2、保護器件應與被保護器件接在相同的地平面，如采用變壓器隔離，為保證隔離特性，隔離變壓器初次級兩側的器件要分别接對應的參考地
我們常用的保護器件内部一般為 TVS 管或者鉗位二極管陣列。當電壓高于擊穿電壓時或者正向導通電壓時，器件就會擊穿或者導通。如果保護器件和被保護器件接在不同的地平面上，就形成了一個潛通路（參見參考文檔《潛在通路分析技術及其在通信系統故障調查中的應用》，劉春傑，景煥強）。當兩個參考點之間的電位差異比較大時，保護器件導通，導緻被保護器件過應力損壞。
例如某單闆的 E1 保護采用如下圖的電路。注意變壓器器件側的 DA108S 錯誤的接在保護地上。當GNDP 和 GNDD 之間存在較大的電位差時，DS108S 直接将 GNDP 上面的過壓瀉放到信号線上，導緻被保護器件損壞。在這裡，DS108S 不應連接配接在 GNDP 上，而應該和被保護的器件一起連接配接在 GNDD上。
對于機框内部的連接配接，即使采用變壓器隔離，因為整個機框都采用數字地作為參考，是以隔離變壓器初次級兩側都應該向數字地進行保護（如果需要保護的話）。對于出框的連接配接，隔離變壓器器件側以數字地作為參考地進行保護，線路側以保護地作為進行保護。
3、PTC與TVS配合使用時，PTC要能及時動作，對TVS進行過流保護，同時，PTC本身也要能夠滿足工作電壓的要求
PTC 的意思為正溫度系數熱敏電阻器，主要廠商為 Polychem 等廠商。當溫度較低時，PTC 呈現很小的電阻，随着溫度的升高，電阻變大。
當 PTC 與 TVS 配合使用進行保護時，過壓出現時 TVS 導通鉗制電壓，電流較大，PTC 溫度上升，電阻變大，限制了電流的增大，避免 TVS 損壞。如果 PTC 動作過緩，會導緻 TVS 在 PTC 動作之前過應力損壞。而 PTC 在動作之後，呈現很大的電阻，将承受過壓的大部分電壓，是以必須考慮 PTC 能否承受這麼高的電壓。
可程式設計邏輯器件規範如下表所示：
1、邏輯資源的使用率
邏輯資源的使用率應該儲存在 50%~80%之間。資源包括内置的 RAM、乘法器或者 DSP 資源、邏輯資源（包括組合邏輯和寄存器、布線資源）、IO 資源等。對于能夠精确估計使用情況的資源，如乘法器或 DSP 單元，占用率允許到達 100%。對于低于 50%則推薦采用低容量器件降低成本，高于 80%則推薦采用更大的器件，避免出現修正錯誤、功能更新後無法完成布線或者不能保證性能的情況出現。
一般說來，在新闆設計中，為了保證未來維護更新的友善，應保證資源有一定裕量；在改版設計中，如果邏輯已經穩定，資源相對固定，允許資源占用率更高一些。如果因為邏輯功能簡單，已經選擇選型範圍内容量最小的 FPGA，或者考慮晶片通用性好，公司使用量較大，導緻該型号邏輯器件價格低廉時，允許在資源使用率較低的情況下選擇該器件。
2、可程式設計邏輯器件的輸入時鐘至少有一個本地時鐘
FPGA 的輸入必須要有一個本地時鐘，保證在熱插拔、系統故障的時候，邏輯還有時鐘可以工作。當單闆或者時鐘闆進行拔插時，外部輸入的時鐘可能消失或者出現毛刺。這時候邏輯可能出現跑飛、跑死等異常。必須采用一個不間斷的時鐘，對外部時鐘和邏輯的運作情況進行檢測，確定時鐘異常或者邏輯跑飛的時候能夠恢複，不産生破壞性的影響（通過外部時鐘通過倍頻器、零延遲緩沖器、鎖相環路産生的時鐘不算本地時鐘）。
某單闆出現過掉版本的故障，在系統斷電、系統某些單闆插拔的過程中，單闆的軟體版本會被錯誤 的擦除。經過定位，确認是當系統在斷電等特殊狀況時，會出現時鐘異常，但是單闆供電仍然持續的情況。這時候邏輯會異常運作，導緻出現擦寫版本的錯誤操作。
3、對于可程式設計邏輯器件的懸空管腳(包括測試管腳、設計裁減導緻的懸空輸入等),必須确認其在正常工作中不能懸空
在設計中，可程式設計邏輯器件 IO 有剩餘的情況很容易出現，對大量的多餘 IO 進行上拉或下拉處理會占用版面空間并增加成本。單闆設計中留出的測試管腳，在實際應用中也會處于懸空狀态。當管腳懸空時，編譯器會将管腳處理成恒‘0’、恒‘1’、高阻等狀況。
還有一種情況會造成管腳懸空：我們的 3G 設計中有很多 1 塊 PCB 對應多種料單，實作不同功能的情況。這樣就可能産生為某一種實作定義為輸入的邏輯管腳，在另外一種情況下懸空。例如射頻接口單闆，在不配拉遠光口時，邏輯的光口資料輸入管腳就會全部懸空。
對于不用的 IO 管腳和測試管腳，可以定義為輸出管腳驅動至确定電平。對于可能因為設計裁減導緻懸空的信号，應采用添加外部上拉或下拉電阻或者使能器件内部 IO 管腳上下拉的方法，避免輸入管腳懸空。
4、不要用特殊管腳當做普通的IO使用
在 EPLD 和 FPGA 中，有些管腳，是作為特殊管腳使用的，但是，也可以作為普通 I/O。在一般情況下，可以當 IO 用的特殊管腳盡量不要用作 IO。這些管腳需要按照器件手冊仔細對待。
電源設計規範如下表所示：
1、熱拔插系統必須使用電源緩啟動設計
熱拔插系統在單闆插入瞬間，單闆上的電容開始充電。因為電容兩端的電壓不能突變，會導緻整個系統的電壓瞬間跌落。同時因為電源阻抗很低，充電電流會非常大，快速的充電會對系統中的電容産生沖擊，易導緻钽電容失效。
如果系統中采用保險絲進行過流保護，瞬态電流有可能導緻保險絲熔斷，而選擇大電流的保險絲會使得在系統電流異常時可能熔斷，起不到保護作用。
是以，在熱拔插系統中電源必須采用緩啟動設計，限制啟動電流，避免瞬态電流過大對系統工作和器件可靠性産生影響。
2、在壓差較大或者電流較大的降壓電源設計中，建議采用開關電源，避免使用LDO作為電源
采用線性電源（包括 LDO）可以得到較低的噪聲，而且因為使用簡單，成本低，是以在單闆上應用較多。FPGA 核心電源、某單闆上射頻時鐘部分的電源等都使用線性電源從更高電壓的電源上調整得到。
線性電源的基本原理如圖所示。輸出電壓經過采樣後和參考電源（由半導體帶隙參考源或者齊納二極管提供）進行減法運算，內插補點經過放大後 控 制 推 動 管 上 的 電 壓 降Vdropout=Voutput-Vinput，使得當 Vinput 變化或者負載電流變化導緻 Voutput 變化時，通過 Vdropout 的變化保證 Voutput 的穩定。
由下圖中可見，負載電流全部流過調整管，而輸入電壓和輸出電壓之間的差異全部都加在調整管上。調整管上耗散的功率為 Vdropout*I。當電壓差較大時，或者負載電流較大時，穩壓器将承受較大的功率耗散。
3、LDO輸出端濾波電容選取時注意參照手冊要求的最小電容、電容的ESR/ESL等要求確定電路穩定。推薦采用多個等值電容并聯的方式，增加可靠性以及提高性能
LDO 輸出電容為負載的變化提供瞬态電流，同時因為輸出電容處于電壓回報調節回路之中，在部分 LDO 中，對該電容容量有要求以確定調節環路穩定。該電容容量不滿足要求，LDO 可能發生振蕩導緻輸出電壓存在較大紋波。
多個電容并聯，以及對大容量電解電容并聯小容量的陶瓷電容，有利于減少 ESR 和 ESL，提高電路的高頻性能，但是對于某些線性穩壓電源，輸出端電容的 ESR 太低，也可能會誘發環路穩定裕量下降甚至環路不穩定。 在設計中應該仔細依照手冊的要求進行設計，保證電源穩定。
在某試驗闆中，采用 MIC39300-2.5BU 型LDO，輸出電容為 20uF，不滿足手冊規定的 47uF保證環路穩定的最小值要求，導緻 2.5V 電源發生振蕩，存在較大紋波，如下圖所示。 該試驗闆産生了高速 SERDES 晶片在光纖較短時自環正常，光纖較長時無法鎖定資料的異常。增加輸出電容後問題解決。
4、電源濾波可采用RC、LC、π型濾波。電源濾波建議優選磁珠，然後才是電感。同時電阻、電感和磁珠必須考慮其電阻産生的壓降
對電源要求較高的場合以及需要将噪聲隔離在局部區域的場合，可以采用無源濾波電路。在采用無源濾波電路時，推薦采用磁珠進行濾波。
磁珠和電感的主要差別是，電感的 Q 值較高，而磁珠在高頻情況下呈阻性，不易發生諧振等現象。電感加工精度較高，而磁珠加工精度相對較低，成本也較便宜。在選擇濾波器件時，優選磁珠。選擇電阻和電容構成無諧振的一階 RC 低通濾波器，但是該電路隻能應用于電流很小的情況。負載電流将在電阻上形成壓降，導緻負載電壓跌落。
無論是采用何種濾波器，都需要考慮負載電流在電感、磁珠或者電阻上的壓降，确認濾波後的電壓能夠滿足後級電路工作的要求。
5、大容量電容應并聯小容量陶瓷貼片電容使用
大容量電容一般為電解電容，其體積較大，引腳較長，經常為卷繞式結構（钽電容為燒結的碳粉和二氧化錳）。這些電容的等效串聯電感較大，導緻這些電容的高頻特性較差，諧振頻率大約在幾百 KHz到幾 MHz 之間（參見 Sanyo 公司 OSCON 器件手冊和 AVX 公司钽電容器件手冊）。小容量的陶瓷貼片電容具有低的 ESL 和良好的頻率特性，其諧振點一般能夠到達數十至數百 MHz（參見參考文獻《High-speed Digital Design》以及 AVX 等公司陶瓷電容器件手冊），可以用于給高頻信号提供低阻抗的
回流路徑，濾除信号上的高頻幹擾成分。 是以，在應用大容量電容（電解電容）時，應在電容上并聯小容量瓷片電容使用。
6、升壓電源(BOOST)使用必須增加一個保險管以防止負載短路時，電源直通而導緻整個單闆工作掉電。保險的大小由子產品的最大輸出電流或者負載最大電流而定
升壓電源（Boost）的基本拓撲如下圖所示：
當 Q1 導通時兩端電阻很小，電源電壓加在 L兩端，電能轉化為磁場存儲在 L 中，此時 D1 截止，避免 C0 上的電壓向 Q1 流動。當 Q1 關斷時， L 中的電流不能突變，電源和 L 一起通過 D1 向 C0 充電并向負載供電，得到一個高于輸入電壓的輸出電壓。
由圖中拓撲可以看出，我們不能通過控制 Q1 的通斷來切斷輸入和輸出之間的通路或者控制輸出電流。當輸出電源短路時，輸入電源（一般是單闆主電源）通過 L 和 D1 直接短路到地。導緻的結果将是L 或者 D1 燒毀且失效模式為開路。在 L 或者 D1 燒毀之前，單闆電源處于短路狀态，如果 L 和 D1 電流降額較大，可能導緻單闆電源保護而不能上電。
為了避免上述問題，建議為升壓電源添加一個保險管防止負載短路，保險的大小依照子產品的最大輸出電流或者負載的最大電流而定。
7、電源要有防反接處理，輸入電流超過3A,輸入電源反接隻允許損壞保險絲;低于或等于3A,輸入電源反接不允許損壞任何器件
電源要有防反接處理，輸入電流超過 3A，輸入電源反接隻允許損壞保險絲；低于或等于 3A,輸入電源反接不允許損壞任何器件。
回路電流較大時，直流電源反接處理可以按照以下方法處理。原理圖如下所示：
直流電源正常接入時，光耦D1由于輸入二極管反偏置，是以輸出C－E不能導通，這時并聯的NMOS管将由于 G－S 電壓的穩壓至 12V，使 D-S 導通。這樣電源回路将能順利形成。電容 C1 是起到緩啟動 作用的，這樣可以起到防浪湧的目地。電阻 R6、二極管 VD3 構成電容 C1 的放電回路。當電源反接的時候，由于光耦輸入二極管正偏置，輸出 C-E 導通，使并聯的 NMOS 管截止。這樣回路就切斷了，起到了防反接保護的作用。由于并聯 NMOS 管的 RDS比較小，損耗小，比較适合于低壓大電流的場合。
8、禁用磁飽和電路;禁止選用采用磁飽和電路的電源子產品
禁用磁飽和電路，因為：
磁飽和電路因為所用磁環的原因對溫度比較敏感，易在高溫工作時不穩定。
動态負載能力差，在磁飽和路負載最小時工作最惡劣，易形成輸出不穩定。
9、對于多工作電源的器件，必須滿足其電源上掉電順序要求
對于有核電壓、IO 電壓等多種電源的器件，必須滿足其上電和掉電順序的要求。這些條件不滿足，很有可能導緻器件不能夠正常工作，甚至觸發闩鎖導緻器件燒毀。例如 TMS320C6414T 型 DSP，2005年 5 月之後的 Errata 中說明，當 DVDD 較 CVDD 早上電時，可能出現 PCI/HPI 資料錯的問題。對于QDR、DDR 記憶體，其上電順序也有要求，否則可能導緻闩鎖，造成器件燒毀的後果。
當有多個電源時，如必要可采用專用的上電順序控制器件確定上電順序。設計中應保證在器件未加載燒結檔案時，電源處于關斷狀态。也可以通過在不同的電源之間連接配接肖特基二極管確定上電掉電過程中不會違反上掉電順序要求。
因為電源子產品、電源上的電容都會對電源上電順序産生影響，可能出現上電過程中違反電壓要求的情況，如上右圖所示，是以必須進行測試驗證。
10、多個晶片配合工作，必須在最慢上電器件初始化完成後開始操作
當多個晶片配合工作時，必須在最慢的期間完成初始化後才能開始操作，否則可能造成不可預料的結果。
11、電源模快/晶片感應端在布局時應采用開爾文方式
很多電源子產品和電源晶片在設計時，采用了獨立的 Sense 管腳，作為對輸出電壓的回報輸入。這個Sense 信号應該從取用電源的位置引給電源子產品，而不應該在電源子產品輸出端直接引給電源子產品，這樣可以通過電源子產品内部的回報補償掉從電源子產品輸出傳輸到實際使用電源處路徑帶來的衰減。如下圖中白色走線所示。
對于電源監控電路等，也應該遵守相同的原理，即從實際需要監控點将電源引給監控電路，而不是從監控電路最近處引給監控電路，以確定精确性。
12、在存在分闆工藝，以及需要過波峰焊的單闆上，48V 電源濾波盡量避免使用貼片陶瓷電容
電源濾波電容存在于單闆電源入口處，安裝和波峰焊過程中易受到應力進而産生微裂紋。在使用中可能産生短路等失效。
其他應用經驗規範如下表所示：
1、使用CY2302時鐘驅動器，應注意如果對輸入輸出時鐘的相位要求一 緻，那麼必須選擇OUT2回報、OUT1輸出
系統中常用 CY2302 進行倍頻。如果對輸入輸出時鐘的相位要求一緻，那麼必須選擇 OUT2 回報、 OUT1 輸出。如果選中 OUT1 回報，OUT2 輸出，則相位有可能對齊，也可能不對齊，随機出現。
因為 OUT2 是 OUT1 的 1/2 分頻時鐘，兩者同相位，選擇 OUT2 回報時，OUT2 與輸入時鐘同相位， 自然 OUT1 就與輸入時鐘同相位；如果選擇 OUT1 回報，則自能保證 OUT1 與輸入同相，OUT2 與輸入 時鐘可能同相也可能不同相。
2、ADM706R在使用中應該将PFI直接接電源，避免器件上電時進入測試模式
CCM/CDSU 單闆在插入機框時有時無法正常啟動，其比率達到 18%左右。測量複位晶片 ADM706R 的複位信号輸出，發現單闆插入機框時 ADM706R 輸出恒定為低電平或恒定為高電平，進而使單闆不能正常啟動。分析結論是：ADM706R 上電時進入了測試模式。其解決措施是如果不使用 Power Fail 功能，将 PFI 上拉。
3、MPC860的TRST*設計時接/PRESET,避免器件上電時進入測試模式
CCM 單闆調試過程中發現當使用熱拔插電路上電時，MPC860 多數情況不能正常啟動（有的單闆不能啟動的幾率高達 80％以上）。分析結論是：由于 TRST*接到了/HRESET，是以當電源上電緩慢時， MPC860 進入了 JTAG 模式，不能正常啟動。将單闆上的 TRST*改為接/PRESET，單闆上電使用熱拔插 電路，開關電 100 次，MPC860 都能正常啟動。
4、在使用MPC860的設計中，如果隻對MPC860硬體複位配置字用到的部分資料線通過硬體複位配置字驅動器進行驅動，其他資料線預設為MPC860内部下拉，那麼MPC860的資料總線不能使用帶總線保持功能的驅動器
5、面闆燈和訓示燈
在面闆燈設計中，我們規定必須經過驅動器驅動點燈。原因有兩個：避免點燈器件（如 CPU 和 FPGA） 驅動能力不足；避免靜電幹擾直接沖擊點燈器件造成單闆工作異常。同樣是為了防止靜電幹擾重要信号， 規定面闆燈信号不與重要信号公用驅動器。設計中可以将面闆燈、面闆狀态信号合用一個驅動器。
6、MOSFET 的應用
MOSFET 在應用時，推薦在栅極串聯一個 10 歐姆左右的電阻。在雙管并聯使用時，應該對每個MOSFET 分别串聯電阻，避免在開關過程中造成振蕩，在 MOSFET 上耗散過多的功率導緻器件燒毀。
7、繼電器線圈、風扇電機繞組等感性負載必須有續流二極管
繼電器線圈、風扇繞組為感性負載。電流不能突變。當控制開關斷開時會強行續流，産生的感應電壓有可能導緻開關元件擊穿損壞，故繼電器線圈必須添加續流二極管。
8、繼電器線圈工作電壓不允許降額使用，繼電器在應用中應注意是線圈是否有極性要求，避免退磁
繼電器額定電壓下才能保證可靠吸合，故繼電器線圈工作電壓不允許降額使用。
現在的小型密封繼電器有一些是極化繼電器，其線圈有極性要求，連接配接反了會導緻退磁，必須嚴格按照說明書設計。
繼電器的觸點應降額使用。當驅動感性負載的時候，也需要添加續流保護電路避免觸點燒蝕。
9、三态/OC/OD時分資料/狀态總線釋放時應注意釋放速度的問題
有時系統設計中會采用時分複用的方式讓多個單闆或器件共享一根/一組信号線。當一個裝置需要占用總線時，向總線驅動有效電平，當不需要占用總線時，關閉輸出以釋放總線。這時總線總是在下拉電阻的作用下恢複預設無效電平。
當驅動器占用總線時，因為驅動能力一般會比較強，總線會快速跳變到有效電平。但是當驅動器釋放總線時，要通過上下拉電阻對整個走線、所有負載的電容進行充放電，上升過程相對比較緩慢。如果需要一個快速的上升沿，那麼可以控制驅動器的輸入端，每次釋放總線為無效之前，先讓驅動器将總線驅動為無效電平一小段時間，然後再釋放總線。
可靠性設計規範如下表所示：
1、工業級及商業級器件在實際使用中，結溫降額應采用同樣的降額标準，以確定實際使用中具有較高的可靠性水準
根據供應商提供的資訊，一般工業級器件和商業級器件生産工藝基本相同，差別隻是在于工業及器件通過額外的測試，能夠在擴充溫度範圍内使用。是以在應用工業級器件時，節溫降額應采取同樣的标準，以確定實際應用中有較高的可靠性水準。
2、對于一些敏感電路，設計中應進行容限分析，以确認器件選型滿足電路容限要求
器件本身的參數都是标稱值，實際值實際上是在标稱值附近一定容限範圍内的一個數值，而且，随着溫度、電應力、老化、潮濕、振動等的影響，參數還會發生變化。
3、散熱器的接地
對于單闆内部的散熱器，接保護地、靜電瀉放地都有将浪湧等信号引入單闆内部的危險。是以應就近接工作地。接地的方式還需要讨論。采用 1M 歐姆電阻接地，可以緩慢瀉放積累的靜電電荷，但是高頻情況下可能 EMI 會超标。采用 0.1u 或者更小的陶瓷電容接地可以提供高頻回流路徑，EMI 改進，但是靜電沒有直流瀉放通路。是以我們也在考慮采用并聯的 RC 進行接地抑或是直接連接配接工作地。進一步的規範在部門有定論之後給出。
信号完整性/電源完整性設計規範如下表所示：
1、選擇更加不易引起信号完整性的接口方式和器件
在滿足速度要求的前提下，應該選擇更加不易引起信号完整性問題的接口方式和器件。電壓擺幅較低的器件相對于電壓擺幅較高的器件，較少引發 EMI 的問題。差分信号較之單端信号，較少引發 EMI的問題。另外，低速器件（邊沿擺率低的器件）比起高速器件（邊沿擺率高的器件）較少引發信号完整性和 EMI 問題。點到點的傳送比起總線、分叉等複雜的拓撲，較少引發信号完整性問題。
例如單端信号 SSTL/HSTL 信号比起 TTL 和 CMOS 信号，擺幅較低，應用于 DDR 和 QDR RAM 等高速接口場合。LVDS、PECL 等差分接口方式在高速度情況下比起 TTL 更加有優勢。相對于 BLVDS而言，限制擺率的 MLVDS 速率較低，但是信号完整性的問題相對好一些，被 ATCA 架構采用。
2、采用16244驅動器驅動變化信号，建議在驅動器輸出添加33.2歐姆電阻或者33歐姆排阻
我們系統中經常采用的 16244 已經屬于高速器件，其輸出端應該進行端接。簡單的方法就是添加33 歐姆左右串阻。例如某單闆通過 16244 緩沖後的資料，未端接即連接配接到 FPGA 上，接收信号呈現很大的過沖和振鈴，上沖、下沖峰值分别達到了 5.62V 和-1.66V（下左圖）。添加 33 歐姆串阻之後，上沖和下沖下降到 3.906V 和-0.934V，明顯下降并且低于 FPGA 的電壓容限。同時無明顯振鈴。
如果認為信号振鈴仍不可接受，可以通過增加源端電阻的方法抑制。
3、有一些可程式設計邏輯器件可以設定輸出的驅動強度、電流等參數，通過合理設定可以改善信号完整性
一般我們系統中使用的 EPLD/FPGA 都有管腳擺率（Slew Rate）設定。Cyclone FPGA 還可以對驅動電流進行設定。如果系統時序裕量允許較低的擺率，推薦獎 Slew Rate 設定為 Slow，減少信号完整性和 EMI 問題。
當信号較多，不易進行端接時，也可以采取對擺率和電流設定的方法改善信号完整性。例如某單闆，采用 Cyclone 輸出，當采用預設的快擺率，不設定電流限制時，信号品質較差，上沖、下沖分别達到5.34V 和-1.44V。設定限制為慢擺率，電流限制為 8mA 和 4mA，過沖和振鈴明顯減小。過沖分别為 4.08V，-1.06V 以及 3.78V，-0.34V，如下中、右圖示。
4、讀寫信号的驅動拓撲應盡量簡化，必要應采用多個驅動器的方法，并進行信号完整性仿真
總線讀寫信号一般都是單方向信号（存在 DMA 的系統例外），經常變化，對于某些器件，對其沿的單調性有要求，是以在拓撲設計時需要注意。
一般設計時，我們常常采用一個驅動器驅動整個總線上所有器件的讀寫，導緻網絡複雜。有的時候某些接收端還會出現信号沿單調的情況，導緻系統工作異常。（參考文獻馬峰超《3G 統一平台單闆PSN4V WE＃信号情況分析》）
在設計中，如果時序裕量允許，可以采用多個驅動器驅動的方法，簡化每一個網絡的拓撲，易于端接以實作較好的信号完整性。
5、電源上電解電容的數目應該滿足電源完整性要求
電源上的電解電容應能夠提供電路工作瞬态需要的電流。從直覺上看，當器件工作時，切換産生的高頻瞬間電流由平面間雜散電容和和陶瓷去耦電容濾除。但是器件從待機到開始工作，或者不同工作情況之間的瞬态電流，需要由穩壓電源和電解電容來提供。
穩壓電源響應時間相對慢一些，這時就需要電 解電容提供穩壓電源未來得及響應時器件工作的瞬态電流，保證這段時間器件的工作電壓滿足要求。從頻率域來看，我們期望在工作關心的整個頻段上，電源具有小的内阻（期望阻抗），這樣當負載電流變化時，不會導緻電源上過大的噪聲電壓。小容量小 ESL 的陶瓷電容提供了數 MHz 到數百 MHz 頻率範圍的低阻抗，電源提供了低頻直至數十 KHz 的低動态阻抗，在數十 KHz 至數 MHz 範圍上，需要電解電容提供足夠低的阻抗。
電解電容選取的原則是，針對特定的電源器件，當負載突變時，電源輸出端電壓波動不超過器件正常工作範圍。電解電容的計算請參照部門 PI 計算表選擇，或者根據電源器件手冊的負載特性部分選取。
6、在需要對電源完整性進行測試的位置，放置電源完整性測試點
原理圖中應增加關鍵晶片（如大規模的處理器和 ASIC 等）的 I/O 電源和 Core 電源的 PI 測試點。用示波器對晶片的電源進行紋波測試時，使用 PI 測試點，配上自制的電源測試探頭，可以避免地回路較大帶來的測試誤差。
每個關鍵晶片的 I/O 電源加 2 個 PI 測試點，Core 電源加 1 個。PI 測試點不入料單，使用庫 TP1X2_1，第 1 腳接 GND，第 2 腳接需要測試的電源網絡。PI 測試點在 PCB 上放在被測晶片附近，I/O 電源測試點分别放在晶片的對邊。
7、時序設計
時序設計在本檢查單中不列出，但要求關鍵路徑必須有時序計算表。計算可以采用時序計算表或者工具計算（例如 SynaptCAD Timing Diagrammer Pro 和 Forte Timing Designer 等）。注意器件上 TCO 參數測試方法，當負載不同時，TCO 和手冊上可能有差異，當時序裕量很小時，可能帶來時序問題。
系統相關設計規範如下表所示：
1、熱插拔系統的接口不應采用不支援插拔的标準
我們的系統一般要求單闆支援熱拔插。在接口标準選取時，應該仔細了解該電平原理上是否支援熱拔插，選取在熱拔插系統中可行的标準。
例如 I2C 總線使用了上拉電阻，當一塊單闆掉電時其電源為 0V，總線上通過該單闆上的上拉電阻給該單闆供電。因為 I2C 總線本身是通過上拉電阻來置高電平的，上拉本身就較弱，是以總線很容易被拉死。對這種情況，可以考慮在上拉電阻處添加一個肖特基二極管防止局部掉電拉死總線。
對于具有保護二極管的器件，也需要注意，信号線可能會通過其保護二極管在單闆斷電或者拔插過程中給單闆供電，造成信号線被拉死甚至器件損壞。
2、背闆輸入的TTL/CMOS控制信号應該設定成高電平有效，一般情況處于低電平
在 3G 第一版設計中，接口控制信号電平的定義并沒有考慮必須高電平有效，而是根據 TTL 時代的慣例，低電平表示信号有效（TTL 器件當管腳懸空時認為是高電平）。在接收器上，一般采用上拉處理，確定當發送器斷電呈現高阻态時，接收端收到的是固定的無效狀态。
實際使用中，出現了斷電單闆訓示燈微亮的異常現象。經過檢查分析，發現是因為信号線或者其他單闆上的上拉電阻給單闆供電造成的。當信号線很多時，通過上拉電阻點燈甚至給單闆部分電路供電時很可能的。
I2C 總線也是一個例子，當一塊單闆掉電時，其上拉電阻往往會起到下拉電阻的作用，導緻整根總線被拉死，并可能導緻斷電單闆部分電路有電。
為了避免這種情況發生，要求一般信号線定義，以高電平為有效電平，采用下拉電阻确定當發送器斷電或者不存在、高阻時，信号處于固定低電平。
3、背闆信号在上電之前處于三态
背闆信号在上電前應處于高阻态，避免總線沖突或者輸出錯誤的狀态。對于 TTL/CMOS 器件，這一點可以通過具有 PU3S 的驅動器，以及采用 OE 端的上下拉電阻確定在單闆上電，OE 控制信号有效之前，驅動器處于高阻狀态。
4、單闆運作時不需要進行調節的地方一律不用可調器件
可調器件的可靠性和穩定性較低。例如電位器、可調電容等都可能由于震動導緻設定值發生變化。 電位器還可能因為電刷接觸不良導緻故障。另外，對可調元器件進行調節增加了生産的複雜性，也增加了生産的成本。
我們規定，在不需要調節的地方一律不用可調器件。因調試需要，在樣闆中采用可調器件調節，在最終版本中應采用固定元件替代。
5、設計應保證所有測試使用的跳線帽、跳線針在最終産品中不需安裝
安裝調線帽增加了成本和安裝工序，因為需要人工安裝，增加了出錯機會。跳線帽在運輸中可能脫落，受到污染可能接觸不良，增加了系統的不穩定因素，是以設計應保證跳線帽隻在調試中使用，最終産品不需要調線帽，不需要焊接跳線針。
在電路設計中，應保證所有模式設定使用的調線帽隻有在測試模式需要安裝，正常工作模式預設調線帽不需要安裝。所有為調試友善設定的調線，應該有 0 歐姆電阻并聯，確定在最終産品中，可以通過0 歐電阻實作跳線的功能，不需要安裝跳線帽。
對于機架号設定等使用，可以采用跳線或者撥碼開關方式。必要時須采用點膠等方式緊固，防止運輸過程松脫、遺失帶來故障。
6、系統級信号完整性設計和系統級時序設計
我們的移動通訊基站系統都很多單闆構成，由背闆互連線和電纜等實作單闆間的的連接配接關系。在單闆上，我們一般都會很注意的規劃拓撲，注意 PCB 走線延遲的控制，確定各個晶片接口的建立保持時間。但是對于單闆間接口和背闆的信号完整性關注不夠。
可生産性設計規範如下表所示：
1、光學定位點(MARK點)的放置(來源于參考文獻《Q/ZX 04.104.2-2002 電路原理圖設計規範一基于 CADENCE平台的設計要求》。)
貼片機需要為了在 PCB 檔案中能夠輸出光學定位點的坐标，應根據 BGA、TQFP 等封裝器件個數，在原理圖的末頁放适量的 mark（光學定位點）符号。
mark 符号個數的估算如下：
mark 個數 = K + 2*（管腳中心距≤0.5 mm（20 mil）的 QFP 個數 + 中心距≤0.8 mm（31 mil）的BGA 個數器件）
其中：
單面貼裝器件時，K 取 3；
雙面貼裝器件時，K 取 6。
2、盡量采用貼裝器件，雙面回流工藝。盡量不使用插裝器件
采用表面貼裝器件生産，能夠使得單闆生産的自動化程度提高，提高生産效率。
插裝元件來料封裝與PCB焊接孔尺寸一般都是不一緻的，比如說常見的分立插件電阻、二極管，其來料都是編帶，兩引腳在同一水準線上，如果要插裝在印制電路闆上，必須對引腳進行彎腳成型（立式或卧式），是以就很直接的得出它的生産工藝流程：
元件成型—>插件—>波峰焊—>檢驗或元件成型—>手工焊接—>檢驗
而SMD料，因來料與PCB焊盤封裝一緻，直接貼裝焊接即可，其生産工藝流程為：
貼片—>回流焊—>檢驗或手工焊接—>檢驗
從以上生産工藝流程可以看出，分立插裝元件焊接要比貼片元件多-道成型工序，增加了生産工藝流程和單闆生産周期(也就意味着增加了人力、物力、财力等成本) ;
另外，因分立元件目前每個元器件廠家做的标準都不一樣， 就算同一個代碼下的物料可能有的廠家做的元器件引腳長或粗，有的引腳短或細，有的廠家封裝體積大，有的封裝體積小，給材料選型、生産工藝過程帶來比較多的麻煩。
如果采用少量插裝元器件,單闆這部分需要進行人工焊接。如果插裝器件較多,人工焊接效率較低。當插裝器件較多時，将采用波峰焊接工藝。波峰焊接工藝對單闆B面元器件的封裝、擺放都提出了要求，例如不能擺放排阻、四周出引腳、BGA封裝、管腳間距小的器件，器件擺放方向必須一緻等。
3、除非信号完整性特殊要求，背闆上- -般不應放置串阻等器件;背闆盡量采用壓接連接配接器，避免焊接連接配接器
大量壓接器件加工過程中容易使單闆變形，對器件造成損傷。并且壓接模具如果在加工過程中壓到器件，可能會導緻器件損壞。是以除非信号完整性等特殊要求，背闆上不應放置串阻等器件。 背闆厚度很厚，加工不便，是以背闆上的插裝、表面貼裝連接配接器經常需要手工焊接，為了提高效率， 背闆盡量采用壓接連接配接器，避免焊接連接配接器。
4、潮濕敏感器件
潮濕敏感器件在生産中必須要注意，在儲存、生産中注意遵循相應的規範。
潮敏器件應該儲存在幹燥箱中或者密封袋内。開包後應在規定時間内焊接完成。如果拆包時間超過規定時間，在生産之前，應對潮敏器件進行幹燥處理。否則在焊接過程中溫度迅速上升，封裝中吸收的水分迅速氣化膨脹，就會導緻器件内部裂紋、剝離等“爆米花”效應，導緻器件損壞。
5、有鉛工藝和無鉛工藝
2003年2月13 日，歐盟釋出了WEEE《關于報廢電子電氣裝置指令》(2002/96/EC) 、RoHS 《關于在電子電氣裝置中限制使用某些有害物質指令》(2002/95/EC) 兩項指令。在兩項指令中，限制鉛和一些有害化學物質的使用。
至本文撰寫時，我司目前已經開始無鉛化生産的研究。對于高錫無鉛焊料，存在低溫相變、晶須生長等問題。這些問題因為專業不同，對于硬體開發人員影響并不是很大。而對于生産來說，Sn-Ag-Cu焊料的熔點為217度，較Sn~Pb焊料的183度高34度，對器件提出了更高的要求。是以，一般不能夠使用無鉛焊料焊接有鉛元器件。
實際上現在很多采用有鉛、無鉛器件，用有鉛焊膏混合使用的情況和試驗也在進行。對于無鉛的BGA和CSP封裝的器件，不得使用有鉛焊料進行焊接。即如果采用無鉛的BGA、CSP封裝的器件,則必須采用相應的焊料，這是其他器件不能采用有鉛工藝器件以保證生産中的可靠性。我們不推薦一起混 合使用有鉛和無鉛器件。
JTAG設計規範如下表所示：
1、多個同樣的晶片，設計JTAG串行鍊路
多個同樣的晶片推薦設計JTAG串行鍊路。為了調試過程友善，可以通過0歐姆電阻跳線，使得JTAG 可以單獨引出，也可以成鍊引出。
測試點設計規範如下表所示：
1、地測試點
闆上應該分布地測試點，友善測試。現在我們的信号速率都較高，地測試點距離較遠可能導緻信号完整性測量的不準确，在測試時應該保證示波器探頭能夠就近接地。例如某單闆的信号完整性測試，當采用示波器探頭就近采用小飛線接地和采用普通接地線接地時，信号的過沖差異有數百毫伏。
一般情況下我們單闆提供的地測試點能夠滿足一般調試時示波器能夠友善的接地，在信号完整性測 試時，還需要在離信号最近的地方（往往是電容上）飛出地線測試點，采用盡可能短的探頭接地線連接配接。
2、多針測試點，空餘的管腳應接地處理
在設計中，可能出現放置一個 8pin 測試點，隻用了其中 6 個 PIN 的情況。這種情況下，應該将測試點多餘的管腳接地。這樣可以友善數字探頭的就近接地，為測量提供友善。不要将空餘的管腳懸空。
3、向PCB提供不焊接插裝器件清單
如果提供了不安裝的插裝器件清單，将來 PCB 設計時就可以避免測試點打在插裝器件的管腿上。 否則如果将插裝器件的管腿作為一個測試點的話，如果生産時不安裝此器件，有可能造成測試點丢失和漏測。
4、測試點帶來的信号完整性問題
重要的信号線添加測試點能夠友善調試，例如一組時序複雜的總線，每根信号線都有測試點就可以友善的采用邏輯分析儀進行分析。
但是測試點本身也可能帶來信号完整性問題，需要注意測試點不能使信号線引入長的分叉，避免影響信号的信号完整性。例如某單闆在高溫下 FPGA 下載下傳失敗，分析為加測試點導緻信号線分岔，影響
信号完整性問題所緻。 對于速率很高的信号，例如高速串行鍊路，信号線上的測試點、過孔都會為傳輸線帶來阻抗不連續 點，引起信号的反射，導緻信号品質惡化。對于這樣的電路，有可能有必要采用高頻場分析工具對過孔、 表貼 ICT 測試點進行模組化分析，確定電路工作正常。