多種趨勢正在将FPGA推向兩條截然不同的發展道路。
在第一條路上，FPGA不斷優化，主要用于加速資料中心工作負載。 資料中心是大型供應商關注的下一個“聖杯”。
在另一條發展道路上，有傳統的FPGA網絡市場、蜂窩基站、國防、商用航空、工業4.0和醫療。 在這些應用領域，許多工程師認為他們正在被抛棄。 他們面臨的發展挑戰與大型供應商關注的資料中心焦點截然不同。 設計人員面臨着越來越難以平衡的行為，因為他們試圖在不犧牲性能和安全性的情況下，實作低功耗和低成本。
要想實作這種平衡，就需要以新的方式來看待FPGA，采用新的工藝技術選擇、結構設計、收發器政策和内置的安全措施。這孕育出了一類新的、中等規模的FPGA，為傳統FPGA開發人員提供了新的功能。
新的工藝技術選擇
降低功耗同時優化中等規模FPGA成本的一種方法是：使用新的工藝技術。 例如，在28nm技術節點上使用Silicon-Oxide-Nitride-Silicon（SONOS）非易失性（NV）技術，其與相同或更小節點上的基于SRAM的FPGA相比，具有更低的功耗優勢。 使用65nm及以上浮栅NV技術的上一代非易失性FPGA比SONOS昂貴。 鑒于浮動栅極技術需要17.5 V來程式設計使用消耗大量晶片面積的大型電荷泵，SONOS技術隻需要7.5 V程式設計，是以電荷泵可以更小。 這項技術可以縮小晶片尺寸，并有助于提供更具成本效益的器件。
SONOS技術通過使用具有非導電氮化物電媒體層（Si3N4）作為電荷存儲單元的單個多晶矽半導體堆疊（見圖1）來實作這些優勢。 使用這種方法，在底部氧化物中可能存在的任何缺陷附近，隻有非常少量的電荷将流失。
由于儲存的電荷在絕緣氮化物層中不可移動，是以大部分儲存的電荷仍然保持原樣，完好無損。 與浮栅技術相比，可以使用更薄的底部氧化物，并且可以用更低的程式設計電壓（〜7.5 V）和更小的電荷泵進行程式設計。與SRAM存儲單元相比，使用SONOS所需的半導體數量更少。
圖1：SONOS技術。 （來源：Microsemi）
SONOS技術通過使用包含N通道和P通道NV器件的推挽式單元來提高可靠性。 NV器件不處于資料路徑，僅用于控制用作資料路徑開關的标準半導體。 這提供了很大的功能優勢，因為NV器件門檻值電壓（Vt）的任何變化都不會改變開關電導。裝置互動的方式充當了内置的準備援，可防止産品在使用期間的性能下降。
功耗也會降低。 首先，SONOS NV FPGA配置單元啟用兩種不同的可程式設計“配置”狀态，控制FPGA資料信号路徑，關斷和開啟時優化開關器件以提供比标準半導體低得多的漏電。 其次，SONOS技術可以将器件置于一種狀态：将電源電壓關閉至FPGA邏輯子產品中的配置存儲器，同時将使用者的狀态儲存在低功耗鎖存器中。 這降低了約三分之二的待機功耗。
SONOS還有兩個重要的優勢。 首先是“即時開”功能：因為FPGA邏輯配置單元在掉電後保持其狀态，是以當電源傳回時不需要重新加載FPGA設計代碼，也不需要外部引導PROM。其次，與基于SRAM的FPGA中的配置存儲器不同，該器件可由于中子轟擊而翻轉狀态，SONOS器件的FPGA邏輯配置不受SEU影響。 SONOS NV電荷存儲在氮化物電媒體中，不容易受到中子轟擊帶來的電荷損失。
新的結構設計
另一種提高中等規模FPGA性能的方法是：改變可程式設計邏輯結構。 這使得器件能夠滿足主流性能要求，同時，靜态功耗僅為SRAM FPGA的十分之一，以及總功耗的一半。
功耗和性能需要權衡考量。 例如，6輸入LUT可提供一些速度優勢，但4輸入LUT是現代工藝技術中功率和成本優化FPGA的更好選擇。 同時，随着工藝技術從65nm發展到28nm及以上，由于金屬線和通孔電阻的縮放差，布線的延遲已成為邏輯延遲的主導因素。 拓寬金屬線會增加晶片面積和成本。 是以，随着每一代後續的工藝技術的發展，叢集間（inter-cluster）延遲将成為關鍵路徑的首要問題，6輸入LUT的速度優勢将會減弱。 確定相鄰LUT之間的快速直連可以減少叢集内延遲，尤其是與先進的綜合和布局算法相結合。 某些邏輯功能（如MUX樹）會從直連中受益良多。
為了獲得最佳效果，應該仔細優化FPGA系列的功耗性能折衷方案，以便核心邏輯電源電壓略低于其制造過程的标稱電壓。 在28nm SONOS器件中，這意味着優化1.0V核心邏輯電源電壓，在需要額外速度時可選擇使用完整的1.05 V電源。
FPGA架構的最後一塊是數學子產品，它應該支援18位乘法累加操作。 通過提供具有完整19位結果和輸入值級聯鍊的預加法器，并通過確定數學子產品支援精确的9位操作，包括9×9點積模式。 後者非常适合用于圖像處理和卷積神經網絡（CNN）。
FPGA收發器
收發器在優化FPGA成本，功耗和性能要求方面發揮着重要作用。 許多應用需要高達24個高速全雙工收發器通道。 他們還需要SerDes收發器，可以支援250 Mbps到12.7 Gbps的波特率，以覆寫全系列的SDI，高達10Gbps的以太網，JESD204B轉換器和其他應用。 優化收發器的一個主要優勢在于降低從高端FPGA調整的更高速SerDes的性能，因為與降級的SerDes方法相比，它在所有波特率下的功耗都要低得多。
多種架構選擇有助于降低FPGA收發器功耗，從使用半速率架構實作收發器到使用高度共享的傳輸PLL架構。 理想情況下，FPGA應該具有1~6個四通道收發器，最多可以有24個SerDes通道。 許多均衡功能允許更長距離，并在印刷電路闆和背闆中使用低成本材料。 特殊的鎖相環（PLL）特性可為使用者提供更多靈活性，從更靈活的時鐘和波特率選擇到簡化的radiated-emission要求，以及更高的帶寬選項。
調試和測試也很重要，包括内置僞随機二進制序列（PRBS）發生器和檢測器的可用性以及支援非直流耦合信号的IEEE 1149.6“AC JTAG”。 包括帶調試軟體支援的内置眼圖螢幕，設計人員無需示波器即可調試SerDes。 人們可以實時優化DFE和CTLE參數，并調用最終産品的理想設定（參見圖2）。
圖2：SerDes眼圖螢幕智能調試軟體
解決安全挑戰
目前，設計的安全性存在許多威脅。 從使用者設計IP到制造過程的所有内容都可能受到影響。
關鍵的安全技術和性能包括可信任的硬體roots，強大的加密技術以及每個階段的頂級密鑰管理，以及内置被動和主動對策以防止篡改的裝置。 圖3顯示了使用唯一序列号、密鑰和X.509公鑰證書進行安全FPGA配置的最佳實作方法。
圖3：裝置證書信任鍊
有了這些元件，就可以解決設計和資料安全問題。 設計安全性要求FPGA使用制造商提供的密鑰和證書，以及其他技術（從專利的差分功耗分析（DPA）對策到防止側向信道攻擊的技術），以保護使用者的IP。 另一種提高設計安全性的方法是使用實體不可克隆功能（PUF）技術來生成硬體固有密鑰。
資料安全性要求使用專用于核心NIST認證的FPGA使用者的加密處理器，以實作許多最常用的加密算法，如AES，SHA 2，ECC，RSA和DH，并包含加密級TRNG。 與向FPGA架構添加加速器相比，使用者加密處理器适用于許多應用，進而降低成本（面積、功耗和其它相關）。
市場對需要成本優化的中等規模FPGA的需求不斷增長，在通信、國防和工業市場，對密度高達500K邏輯單元（LE）的情況下，要求功率密度顯着降低。 一個新的發展路線圖已經出現，它将新的工藝技術和結構設計與重要的收發器變化和安全特性相結合，使FPGA能夠解決主流應用的成本、功耗、性能和安全要求，同時提供非易失性技術的所有優勢。
原文釋出時間為：2018-06-7
本文作者：Ted Marena
本文來自雲栖社群合作夥伴“
半導體行業觀察”，了解相關資訊可以關注“
”。