正如之前所說，台積電根據中介層（interposer）的不同，将其“CoWoS”封裝技術分為三種類型。一種是“CoWoS_S（Silicon Interposer）”，它使用矽（Si）襯底作為中介層。這種類型是2011年開發的第一個“CoWoS”技術，在過去，“CoWoS”是指以矽基闆作為中介層的先進封裝技術。
另一種是“CoWoS_R（RDL Interposer）”，它使用重新布線層（RDL）作為中介層。
第三個是“CoWoS_L（Local Silicon Interconnect and RDL Interposer）”，它使用小晶片（chiplet）和RDL作為中介層。請注意，“本地矽互連”通常被台積電縮寫為“LSI”。
“CoWoS_S”（傳統的“CoWoS”）的橫截面結構示例。是所謂2.5D封裝的代表。通過在作為中介層的矽基闆上形成高密度布線和矽通孔（TSV），可以在矽晶片之間緊密放置并傳輸高速信号
繼續擴大中介層面積、半導體數量和記憶體容量
“CoWoS_S”（原“CoWoS”）于2011年開發。這被稱為“第一代（Gen-1）”CoWoS封裝技術首先是被 Xilinx 的高端 FPGA 采用。其中，Si 中介層的最大尺寸為775mm 2 (25 mm x 31 mm)。它接近一個掩模版的曝光尺寸（26mm x 33mm）（在 ArF 浸入式光刻機的情況下）。FPGA 晶片制造技術是 28 納米 CMOS 工藝。采用該技術的賽靈思高端FPGA“7V2000T”在“CoWoS_S”中配備了四個FPGA邏輯晶片。
在2014年開發的第二代“CoWoS_S”中，矽中介層擴大到1150mm2。接近1287mm2，這是1.5分劃闆的曝光面積。2015年被賽靈思高端FPGA“XCVU440”采用。它配備了三個 FPGA 邏輯晶片。FPGA 晶片制造技術是 20 納米 CMOS 工藝。
在2016年開發的第三代“CoWoS_S”中，雖然Si中介層的尺寸沒有太大變化，但高速DRAM子產品“HBM”和邏輯首次混合使用。2016年率先被NVIDIA的高端GPU“GP100”采用。在這種封裝下，GPU 晶片和“HBM2”混合在一起。HBM2 是矽片疊層子產品（4 個 DRAM 晶片和 1 個基片（底部）通過 TSV 連接配接），“GP100”配備了 4 個16GB（128Gbit的HBM2 子產品和大容量的DRAM和GPU高速連接配接。
在 2019 年開發的第4代“CoWoS_S”中，Si 中介層的尺寸已擴大到相當于兩個光罩的曝光面積——大約1700 mm 2。這個巨大的中介層裝有一個大型邏輯晶片和 6 個 HBM2。由于一個HBM2存儲的容量增加到8GB（64Gbit），是以總容量為48GB（384Gbit），是第三代容量的3倍。
“CoWoS_S”（傳統的“CoWoS”）的演變。2011年第1代到2021年第5代的改進。
要內建的邏輯和記憶體總是很大
在上文中我們談到，高性能封裝技術“CoWoS（Chip on Wafer on Substrate）”從首次開發起約10年的時間内推出了多款衍生産品。接下來，讓我們還回顧一下“CoWoS”技術自 2011 年首次開發以來的發展曆程。
最初的“CoWoS”技術使用矽（Si）襯底作為中間襯底（中介層）。目前，台積電稱這種類型為“CoWoS_S（Silicon Interposer）”。正如第一部分所解釋的，從2011年的第一代到2019年的第四代，CoWoS技術不斷擴大中介層面積、半導體數量和記憶體容量。
“CoWoS_S”（傳統的“CoWoS”）的演變。從2011年的第一代更新到2021年的第五代。2023年研發下一代“CoWoS_S”
中介層原本很大，但現在變得更大了。第一代的面積相當于一個标線（775mm2），第二代和第三代的面積相當于1.5個标線（1150mm2和1170mm2）。在第 4 代中，它變得更大，達到了相當于兩個标線 (1700mm2 ) 的面積。
最初，安裝在中介層上的矽晶片是多個邏輯晶片。從第3代開始，它支援邏輯和記憶體的混合加載。它現在配備了一個邏輯 (SoC) 晶片和一組高速DRAM子產品“HBM（高帶寬記憶體）”的層壓晶片。具體來說，将一個SoC晶片和四個 HBM（4GBx4，總共16GB）安裝在一起。到了第4代，SoC die的面積（內建規模）擴大了，要混合的 HBM 數量增加到了6個。通過将一個 HBM 的存儲容量增加一倍，HBM 的總容量已顯著增加到第三代的三倍（48GB）。
“CoWoS_S”的改進助推HPC系統演進
台積電在今年（2021年）開發的第5代“CoWoS_S”将Si中介層進一步擴大到2500mm2，這相當于3個光罩，是第3代的兩倍大，安裝了8個HBM。Logic 的矽晶片再次成為小晶片，在總面積為1200mm2 的地方放置了兩個迷你晶片。可安裝的 HBM 規格為“HBM2E”（HBM 2nd generation 的增強版）。 通過使銅 (Cu) 布線比以前更厚，Si 中介層的重新布線層 (RDL) 将薄層電阻降低到不到一半。用 5 層銅線連接配接矽晶片。台積電還重新設計了 TSV，以減少由于矽穿透孔 (TSV) 引起的高頻損耗。重新設計後，2GHz至14GHz高頻範圍内的插入損耗（S21）從傳統的0.1dB以上降低到0.05dB以上。此外，通過将具有深槽的高容量電容器“eDTC（嵌入式深溝槽電容器）”裝入 Si 中介層，台積電進一步穩定了電源系統。eDTC 的電容密度為 300nF/mm2。在100MHz至2GHz的頻率範圍内，配電網絡 (PDN) 的阻抗已認證eDTC降低到35%以下。
支援第5代“CoWoS_S”（傳統“CoWoS”）的基本技術
下一代（第6代）“CoWoS_S”計劃于2023年開發。Si中介層的尺寸更大，有四個掩模版。通過簡單的計算，它達到約3400mm2 (約58.6mm見方)。邏輯部配置設定備了兩個或更多帶有小晶片的迷你晶片，記憶體部配置設定備了12個HBM。相應的HBM規範似乎是“HBM3”。
“CoWoS_S”發展路線圖
矽中介層将處理器處理性能提升 2.5 倍
高性能計算（HPC）的封裝技術“CoWoS（Chip on Wafer on Substrate）”首次出現在10年前（2011年）。正如前文所說，在過去十年裡，我們不斷擴大內建規模，提升每一代的性能，并為“CoWoS”開發了衍生産品，目前主流産品的名稱已更改為“CoWoS_S”。“_S”表示将矽（Si）基闆用于中間基闆（中介層）。
除了高密度連接配接之外，矽中介層在緩解封裝基闆（樹脂基闆）和矽晶片（邏輯晶片、存儲器晶片等）之間發生的熱變形方面也扮演着重要的角色。因為熱失真會導緻電路操作延遲。
在一個活動上，台積電展示了倒裝晶片連接配接封裝和 CoWoS 封裝與7nm代 CMOS 邏輯的 CPI（每條指令的時鐘數）的比較結果。如果在倒裝晶片連接配接到封裝闆（樹脂闆）的700 mm 2 SoC（片上系統）晶片上将 CPI 設定為“1”，則采用 CoWoS_S 技術封裝的 840mm2 SoC 晶片的 CPI短至“0.4”。成為。這意味着指令處理性能提高了 2.5 倍。
将CPI（每條指令的時鐘數）與“CoWoS_S”和倒裝晶片進行比較。由于Si中介層減輕了熱變形，“CoWoS_S”的CPI（相對值）為0.4，比倒裝晶片的CPI短。如果時鐘頻率相同，指令處理性能将提高2.5倍
混合寬帶存儲器“HBM”和SoC的“CoWoS_S”的标準化配置和布局
“CoWoS_S”的特點是混合了寬帶記憶體子產品“HBM（High Bandwidth Memory）”和大規模SoC的高性能子系統。通過Si中介層連接配接HBM和SoC，實作了寬帶記憶體通路。 “HBM”的規格對于每一代都有共同的标準。産品的傳播始于第二代“HBM2”。下一代是HBM2的增強版“HBM2E”。下一代是“HBM3”，容量越來越大，帶寬越來越寬。
此外，“CoWoS_S”中安裝的HBM數量将增加，Si中介層面積将增加，SoC制造技術将小型化。SoC 的形式将從單晶片變為小晶片，再到SoIC（內建晶片系統）。構成“CoWoS_S”的元素技術将會增加并變得更加複雜。
寬帶記憶體模組“HBM”（橫軸）的演進以及對應“CoWoS_S”（縱軸）的功耗、速度、記憶體帶的轉變 是以，台積電提供具有标準化配置和布局的“CoWoS_S STAR（标準架構）”，以便作為客戶的半導體供應商可以快速開發采用“CoWoS_S”的子系統。可使用對應于 HBM2 的“STAR 1.0”和對應于 HBM2E 的“STAR 2.0”。
将SoC和HBM混合的“CoWoS_S”的配置标準化的“CoWoS_S STAR”概述 标準化的是矽中介層的最大尺寸、HBM 的數量和矽晶片的布局。客戶可以從三種基本規格中進行選擇：最大配置、中間配置和最小配置。 最大配置是矽中介層，其曝光面積相當于掩模模版兩倍。SoC（或ASIC）布置在中央，三個HBM分别放置在其左右兩側。
中間配置的曝光面積相當于矽中介層最大尺寸的掩模版的 1.5 倍。SoC布局在中央，左右兩側分别放置了兩個HBM。
最小配置是矽中介層的最大尺寸，即相當于光罩1.3倍的曝光面積。兩個 HBM 沿 SoC（或 ASIC）的側面放置。 HBM2相容“STAR 1.0”和HBM2E相容“STAR 2.0”從最大配置到最小配置的标準規格相同。似乎他們有意識地在“STAR 2.0”中重用“STAR 1.0”的開發資源。