AGI時代來臨之際，算力和存儲的需求同步提升，在存算一體模式成為主流之前，HBM（高帶寬存儲）對于克服“存儲牆”、提升帶寬等方面有較強優勢，主要應用在AI晶片片上存儲。根據SK海力士測算，HBM的需求在2022至2025年之間的CAGR增速将達到109%。HBM的快速增長對于IDM、晶圓制造、封裝、裝置材料等産業鍊環節帶來了增量空間，目前已成為存儲器鍊條各環節必争之地。
摘要
AI算力追求高性能動态存儲，HBM成目前較佳方案。随着資料量越發龐大加之AI晶片的加速發展，馮氏計算架構問題凸顯：“存”“算”之間性能失配，使得計算機的計算能力增長遇到瓶頸，雖然多核并行加速技術可以提高算力，但存儲帶寬的限制仍對計算系統的算力提升産生了制約。GDDR是目前應用較為廣泛的顯存技術。但在AI計算領域GDDR也難堪重任，于是制造商将目光投向HBM技術。
HBM需求由AI晶片帶動，主流廠商競争白熱化。根據我們測算，HBM的綜合需求與AI晶片的存儲容量需求、帶寬需求、HBM堆疊層數等多個參數有明顯關系。SK海力士、三星電子、美光科技三大家競争進入白熱化，目前已各自發力HBM3E産品。
HBM制造複雜度提升，不同産業鍊環節均有參與機會。AI晶片制造步驟相對于傳統計算晶片複雜度大幅提升，同時考慮到不同的連接配接方式對于精度的要求和工藝要求不同，制造過程分布在IDM、晶圓廠和封裝廠。GPU、HBM是Chiplet中的主要有源器件，由IDM、晶圓廠、存儲廠進行制造；無源器件中，Interposer、RDL可由晶圓廠、IDM、封裝廠制造；基闆和PCB則由對應的廠商供應。
HBM堆疊技術對于前後道裝置要求大幅提升，鍵合方式路徑變化是市場關注熱點。HBM堆疊環節主要圍繞凸塊制造、表面布線、TSV、鍵合、解鍵合，光刻、塗膠顯影、濺射機、刻蝕、電鍍等前道工具參與其中。随着堆疊結構增多，晶圓厚度降低，對減薄、切割、模塑等裝置需求提升。較為關鍵的鍵合中，目前市場主流鍵合方式依然是TCB壓合以及MR方案，我們認為未來混合鍵合或将成為主流方案。
風險
AI晶片主流路徑變化，AI晶片需求不達預期，DRAM和HBM路徑變化。
正文
AI算力追求高性能動态存儲，HBM成為目前較佳方案
人工智能、雲計算和深度學習可以總結為3大算力階段，目前處于第三階段。雲端AI處理需求多使用者、高吞吐、低延遲、高密度部署。計算單元劇增使IO瓶頸愈加嚴重，需增加DDR接口通道數量、片内緩存容量和多晶片互聯。傳統的馮·諾伊曼架構以計算為中心，由于處理器以提升速度為主，存儲器更注重容量提升和成本優化，導緻“存”“算”之間性能失配。
HBM具備高帶寬、小體積等優勢。随着GPGPU的出現，GPU越來越多地被應用于高性能計算，在AI計算領域GDDR也難堪重任，于是制造商将目光投向HBM技術。通過多層堆疊，HBM能達到更高的I/O數量，使得顯存位寬達到1,024位，幾乎是GDDR的32倍，顯存帶寬顯著提升，此外還具有更低功耗、更小外形等優勢。顯存帶寬顯著提升解決了過去AI計算“記憶體牆”的問題，HBM逐漸提高在中高端資料中心GPU中的滲透比率。
受構造影響，GDDR的總帶寬上限低于HBM。總帶寬=I/O資料速率（Gb/s）*位寬/8。為解決DDR帶寬較低的問題，本質上需要對單I/O的資料速率和位寬（I/O數*單I/O位寬）進行提升，可分為GDDR單體式方案和HBM堆疊式方案。單體式GDDR采取大幅提升單I/O資料速率的手段來改善總帶寬，GDDR5和GDDR6的單I/O資料速率已達到7 Gb/s到16Gb/s，超過HBM3的6.4 Gb/s。HBM利用TSV技術提升I/O數和單I/O位寬，進而大幅提升位寬，雖然維持較低的單I/O資料速率，但總帶寬遠優于GDDR。
HBM的綜合功耗低于GDDR。HBM通過增加I/O引腳數量來降低總線頻率，進而實作更低的功耗。盡管片上分布的大量緩存能提供足夠的計算帶寬，但由于存儲結構和工藝制約，片上緩存占用了大部分的晶片面積（通常為1/3至2/3），限制了算力提升。
HBM通過3D封裝工藝實作DRAM die的垂直方向堆疊封裝，可以較大程度節約存儲晶片在片上占據的面積。HBM晶片的尺寸比傳統的DDR4晶片小20%，比GDDR5晶片節省了94%的表面積。根據三星電子的統計，3D TSV工藝較傳統POP封裝形式節省了35%的封裝尺寸。
目前主流的GDDR标準為GDDR6，主流的HBM标準為HBM3，HBM3的顯存帶寬約為GDDR6的8-9倍。GDDR7的官方标準于3月5日由JEDEC釋出，一個大的技術變化是記憶體總線上的兩位不歸零 (NRZ) 編碼轉換為三位脈沖幅度調制 (PAM3) 編碼，JEDEC預計第一代GDDR7的資料傳輸速率預計約為32 Gbps/pin。我們預計未來中短期HBM3E和GDDR7将成為主流标準，而HBM3E在顯存帶寬方面有望達到GDDR7的6倍。
圖表1：市場上不同品牌和型号的GPU和存儲類型
資料來源：各公司官網，Yole，中金公司研究部
HBM供需測算和技術路徑讨論
需求：通過增量GPU需求測算HBM需求。根據我們測算，全球HBM晶圓2024、2025年總需求分别為6萬片/每月、15萬片/每月。基礎假設為2024、2025年攜帶HBM的GPU總量分别為647萬顆和810萬顆，單顆GPU攜帶6、8顆Cube（堆疊之後的HBM），随着平均堆疊層數的提升，總晶圓數量也随之上升。我們然後假設每片晶圓上可切割的顆數為400顆不變。得到2025年總晶圓需求為16萬片/月，根據Yole，2024年全球産能預計将達到15萬片，在我們的假設下HBM仍有一定缺口。
圖表2：HBM需求總量的計算
資料來源：英偉達官網，AMD官網，Yole，中金公司研究部
圖表3：HBM晶圓産量測算
資料來源：Yole，中金公司研究部
供給：SK海力士、三星電子、美光科技三大家競争進入白熱化，各自發力HBM3E産品。在近期英偉達GTC期間，三大家均展出了各自的最新HBM3E産品，在堆疊層數、單顆cube容量、帶寬上逐漸對齊。SK海力士HBM3E在晶片密度、IO速率、帶寬、最大容量方面有明顯提升。
圖表4：各家存儲廠廠商在HBM上的路線圖
資料來源：Yole，各公司官網，中金公司研究部
HBM供應鍊拆解：制造商、裝置商、材料商
HBM制造仍然以IDM為主，但國内發展了出前後道分工的模式。GPU晶片的制造過程分布在IDM、晶圓廠和封裝廠。一般而言，xPU（CPU、GPU等）、HBM是片上的主要有源器件，由IDM、晶圓廠、存儲廠進行制造；無源器件中，Interposer、RDL可由晶圓廠、IDM、封裝廠制造；基闆和PCB則由對應的廠商供應。最終的合封通常在封裝廠制造并進行測試。
我們認為，OSATs對于HBM封裝工藝在堆疊技術和封裝處理工藝上有一定積累，但是對于晶圓處理上與晶圓廠和IDM有一定差距。目前來看，考慮到全球采用HBM和Chiplet堆疊技術的HPC設計公司并不多，從總量上看還是沒有做消費電子和PC鍊條上的晶片更大，是以單純的做HBM封裝或Chiplet封裝對于超大型封測廠來說并不是目前最優經濟選擇，但是随着未來AI晶片尤其是伺服器的總量需求增加，我們認為一些成熟制程晶圓廠、大型OSATs也會逐漸開始對高端先進封裝進行投資。
圖表5：存儲行業封裝參與者
資料來源：各公司官網，中金公司研究部
EUV光刻機已廣泛使用在DRAM制造中。三星電子于2020年首次将EUV應用于1z DRAM的生産中，SK海力士宣布在2021年2月完成了首條配備EUV工具的生産線，用于在2021年下半年生産1a DRAM。在未來幾年，SK海力士和三星預計将生産出采用高數值孔徑EUV的DRAM樣品，為2026年之後大規模生産針對節點尺寸≤10納米的産品做準備。美光科技一直在使用自對準多重圖案化方法如SAQP，但在小于1β節點的情況下，多重圖案化方法和沉浸式光刻的工藝控制和生産穩定性變得越來越困難，故美光或将從1γ節點開始引入EUV技術。
刻蝕裝置占比在DRAM制造産線中不斷提升。根據Yole估算，DRAM制造的裝置支出中，超過70%可能會集中在沉積和蝕刻系統上。光刻的支出可能會降至20%以下。全球市場來看，Lam，TEL和AMAT幾乎壟斷全球幹法刻蝕裝置市場，2020年三者幹法刻蝕裝置的全球市占率分别為46.71%，26.57%和16.96%，合計占比超90%。其中，矽基刻蝕主要被Lam和AMAT壟斷，媒體刻蝕主要被TEL和Lam壟斷。
圖表6：HBM前道裝置主要供應商
資料來源：各公司官網，中金公司研究部
HBM的中後道制造環節主要圍繞凸塊、晶片表面布線、基闆布線、不同層之間的鍵合貼裝展開。所用裝置和材料與前道基本一緻，其中鍵合是較關鍵步驟之一。
Bumping（凸塊）：倒裝是先進封裝中的核心工藝，而Bumping又是倒裝流程中重要的工藝，是Chiplet的第一步。Bumping指的是在晶圓表面預留的位置（通常是Pad）生長焊球，通過焊球實作與基闆、PCB的連接配接。Bumping的材料一般有錫、銅、金，其制造過程與前道晶圓制造步驟基本相似，主要涉及PI塗敷、光刻、濺鍍、電鍍、清洗、回流焊等工藝。Bumping的參數主要分為直徑、高度和密度，随着晶片複雜度提升，引腳數相應提升，導緻Bumping直徑更小、高度更低、密度更高，對應難度更高。
TSV（Through silicon via, 矽通孔）：主要用于立體封裝，在矽片中進行垂直方向上的打孔，為晶片起到電氣延伸和互連的作用。按照內建類型的不同，TSV分為2.5D和3D，2.5D TSV位于中介層中，而3DTSV貫穿晶片本身，直接連接配接上下層晶片。TSV連接配接方式大量應用于高端存儲器堆疊、Interposer中。
全球來看，涉及中道制造裝置的公司與前道制造裝置供應商類似，其中在光刻工藝步驟中，AMAT、TEL、SUSS、Veeco、PSK、DNS等公司均有涉及，鍵合/解鍵合、TSV、CMP和檢測過程的國産廠商已經占據一定份額。國内前道裝置制造商如北方華創、盛美上海、芯源微、芯碁微裝、中科飛測、華卓精科、上海微電子均已在中道制造裝置中有大量産品出貨，并且在上述公司發展初期為收入增長提供了較大的支撐。且我們認為在先進封裝的快速發展趨勢下，中道制造的重要性逐漸凸顯，對于中道裝置的需求将持續提升，我們認為未來仍将是半導體裝用裝置和零部件廠商的重要業績來源。
HBM多層堆疊結構提升工序步驟，帶動封裝裝置需求持續提升。HBM堆疊結構增多，要求晶圓厚度不斷降低，這意味着對減薄、鍵合等裝置的需求提升；HBM多層堆疊結構依靠超薄晶圓和銅—銅混合鍵合工藝增加了對臨時鍵合/解鍵合等裝置的需求；各層DRAM Die的保護材料也非常關鍵，對注塑或壓塑裝置提出了較高要求。
圖表7：HBM中道制造産業鍊
資料來源：Wind，各公司公告，中金公司研究部
圖表8：HBM後道制造産業鍊
注：統計截至2024年4月1日
資料來源：Wind，各公司公告，中金公司研究部
HBM對堆疊高度、散熱有明确要求，目前市場主流鍵合方式依然是TCB壓合以及MR方案，我們認為未來混合鍵合或将成為主流方案，但其成本和時間仍相對模糊。對于HBM而言，以下幾個方面是堆疊所追求的：1）更短互連和更大單cube容量；2）更好的散熱；3）維持單cube高度不變。
MR- MUF（Mass reflow，批量回流焊）
MR-MUF是海力士的高端封裝工藝，通過将晶片貼附在電路上，在堆疊時，在晶片和晶片之間注入液态環氧樹脂塑封（Liquid epoxy Molding Compound，LMC）液态保護材料并硬化。與傳統的每個晶片堆疊後鋪設薄膜材料的方法相比，MR技術在熱散布效率、生産效率和成本效益方面具有一定優勢。SK海力士已将MR技術應用于其HBM3E産品中。
圖表9：SK海力士 Mass reflow 制造流程
資料來源：SK海力士官網，中金公司研究部
TCB（Thermo-Compression Bonding，熱壓鍵合）
TCB的核心是通過熱壓鍵合技術将晶片與基闆固定在一起，進而實作高密度的晶片封裝。随着焊接凸點間距不斷減小、基闆和晶片厚度不斷下降，傳統的回流焊工藝出現了翹起、局部橋接、晶片偏移等缺陷，TCB工藝能很好地解決這些問題。
圖表10：TCB工藝流程
資料來源：Li, J. H. et al.《The thermal cycling reliability of copper pillar solder bump in flip chip via thermal compression bonding》（2020），中金公司研究部
圖表11：ASMPT的LPC TCB工藝流程
資料來源：Li, Ming et al.《A high throughput and reliable thermal compression bonding process for advanced interconnections》（2015），中金公司研究部
HB（Hybrid bonding，混合鍵合）
HB工藝能提供更高的互連密度，是以對于15μm以下的凸點間距，HB工藝正逐漸取代傳統的die-to-die焊接工藝。傳統焊接工藝的凸點使用覆寫了焊料的銅柱，而HB工藝使用和表面平行的金屬片，提高了互連密度和效率。HB工藝主要包含die-to-wafer和wafer-to-wafer兩類鍵合，wafer-to-wafer的工藝更加成熟，但需要每個晶片尺寸相同，且整體良率較低，是以和die-to-wafer工藝相比缺乏一定靈活性。根據ZDNET，JEDEC（國際半導體标準化組織）可能放寬第六代HBM4的堆疊高度，在對應厚度上MR和TC方案仍可以繼續使用，雖然HB方案可提供更窄的pitch間距和更薄的高度，考慮到其普及率不高，以目前較高的價格，大規模應用可能有所推遲。
圖表12：Hybrid Boding工藝
資料來源：A. Elsherbini et al.《Enabling Hybrid Bonding on Intel Process》（2021），中金公司研究部
圖表13：Hybrid Bonding工藝在3D封裝中的應用
資料來源：A. Elsherbini et al.《Enabling Hybrid Bonding on Intel Process》（2021），中金公司研究部
DRAM的Scaling（縮放）挑戰和堆疊方式
DRAM廠商和研究機構迫切地想突破新工藝和尋找DRAM更高極限的新工藝。平面DRAM的scaling在随着摩爾定律放緩和實體極限的限制也有所放緩，随着EUV的應用，平面DRAM仍有一定scaling空間。但為了持續的提高密度并降低每bit價格，各類研究如調整半導體的制造方式、采用單體3D-DRAM結構等正在進行。
延續Scaling方向：Planer DRAM采用EUV和HKMG制造技術。我們觀察到，DRAM的Scaling本預計在幾年前停止，但新的技術解決方案使其延續到1β節點，目前1β正進入早期生産階段。規模化成本的增加和基礎實體的限制使得DRAM制造商在平面方向上的Scaling變得越來越具有挑戰性。我們認為，新材料、新裝置、新器件架構（如單體3D DRAM）以及新工藝技術将是長期延續DRAM Scaling所必需的。
延續Scaling方向：4F2單元結構。4F²單元結構被看作是減少晶片面積的主要選擇之一，與現有的6F²結構相比，可以減少大約30%的面積，而無需使用更小的光刻節點。2023年5月，三星成立研發團隊開發10納米節點（如1d）及更小節點的DRAM的4F²結構。4F² DRAM很可能會采用垂直電容和垂直半導體。
圖表14：同等線寬下，4F2相較于6F2可節省約30%晶圓面積
資料來源：Spessot, A., & Oh, H. (2020). 1T-1C Dynamic Random Access Memory Status, Challenges, and Prospects. IEEE Transactions on Electron Devices, 67, 1382-1393.，中金公司研究部
延續Scaling：從平面結構走向3D DRAM。平面DRAM的Scaling能力受限，随着半導體尺寸的不斷減小，電容器的尺寸也必須相應縮小，導緻存儲電荷能力下降，是以需要發展3D DRAM，通過垂直堆疊存儲單元層來顯著提高存儲密度和性能。
另一種3D DRAM結構與3D NAND 非常相似，即互補金屬氧化物半導體鍵合陣列（CMOS-Bonded Array，簡稱CBA）。DRAM架構的外圍電路和存儲器陣列先在不同的晶圓上進行加工，然後結合在一起。該DRAM架構很可能會在4F²單元引入時（Yole預計2025年後）被采用。目前來看，将CBA與6F²單元結合使用并不友善。
圖表15：電容為橫向排布的DRAM
資料來源：NEO半導體，中金公司研究部
圖表16：CBA（CMOS bonded array）結構與3D-stacking NAND 結構類似
資料來源：Yole，中金公司研究部
HBM與GPU上下堆疊方式。AMD曾經展出過的存儲器與GPU上下堆疊的構造方式。在2023年ISSCC的演講中，AMD詳細介紹了提高資料中心的能效，并在半導體制造節點進步放緩的情況下，設法跟上摩爾定律的步伐的方法，即用多晶片子產品（MCMs）的形式将HBM與GPU上下堆疊，其中邏輯晶片和HBM堆棧位于矽中介層的上方。
圖表17：AMD展示不同的存儲器與計算晶片的組合方式
資料來源：AMD在2023年ISSCC的演講，中金公司研究部
文章來源
本文摘自：2024年4月5日已經釋出的《AI浪潮之巅系列：HBM成為存儲戰略要地》
張怡康 分析員 SAC 執證編号：S0080522110007 SFC CE Ref：BTO172
胡炯益 分析員 SAC 執證編号：S0080522080012
唐宗其 分析員 SAC 執證編号：S0080521050014 SFC CE Ref：BRQ161
江磊 分析員 SAC 執證編号：S0080523070007 SFC CE Ref：BTT278
彭虎 分析員 SAC 執證編号：S0080521020001 SFC CE Ref：BRE806
石曉彬 分析員 SAC 執證編号：S0080521030001
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